数字集成电路与嵌入式内核系统可测性设计【2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载】

数字集成电路与嵌入式内核系统可测性设计PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

第1章 测试和可测性设计的基础知识1

1.1 简介1

1.1.1 目的1

1.1.2 测试、测试过程和可测性设计1

1.1.3 并发测试工程3

1.2 测试动因5

1.2.1 为什么要测试5

1.2.2 DFT争论的正反方观点5

1.3.1 什么是测试7

1.3 测试的定义7

1.3.2 输入激励9

1.3.3 输出响应9

1.4 测试度量准则9

1.4.1 测量什么9

1.4.2 故障度量的数学描述12

1.5 故障建模12

1.5.1 物理缺陷12

1.5.2 故障建模12

1.6.2 结构测试16

1.6.1 功能测试16

1.6 测试分类16

1.6.3 组合电路的穷举和伪穷举测试18

1.6.4 全穷举测试18

1.6.5 测试风格18

1.7 制造过程中的测试18

1.7.1 制造过程中的测试过程18

1.8 使用自动测试设备19

1.8.1 自动测试设备19

1.7.3 制造过程中的测试程序19

1.7.2 制造过程中的测试负载板19

1.8.2 ATE的限制22

1.8.3 ATE成本考虑22

1.9 测试和引脚的定时22

1.9.1 测试仪和器件引脚的定时22

1.9.2 测试仪的边沿设定22

1.9.3 测试仪的精度和准确度25

1.10 制造过程中的测试程序的构成25

1.10.1 测试程序的分块和组成25

1.11 推荐的参考读物28

1.10.2 测试程序优化28

2.1 简介30

2.1.1 目的30

2.1.2 自动测试图形生成30

第2章 自动测试图形生成的基本原理30

2.1.3 图形生成过程的流程31

2.2 选择ATPG的理由34

2.2.1 为什么选择ATPG34

2.2.2 关于ATPG的正反方观点34

2.3 自动测试图形生成过程36

2.4.1 组合电路的固定故障38

2.4 组合电路的固定故障介绍38

2.4.2 组合电路的固定故障检测39

2.5 延时故障介绍39

2.5.1 延时故障39

2.5.2 延时故障的检测42

2.6 基于电流的故障介绍43

2.6.1 基于电流的测试43

2.6.2 基于电流的测试检测43

2.7.3 故障效应电路45

2.7.2 现有可测性分析的类型45

2.7 可测性和故障分析方法45

2.7.1 进行ATPG分析或者是可测性分析的原因45

2.7.4 可控制性-可观测性分析47

2.7.5 电路学习48

2.8 故障的屏蔽49

2.8.1 故障屏蔽的起因和效应49

2.8.2 各种故障模型的故障屏蔽49

2.9 固定故障等效49

2.9.1 故障等效优化49

2.9.2 故障等效的副作用52

2.10 固定故障的ATPG52

2.10.1 故障选取54

2.10.2 演练故障54

2.10.3 检测路径敏化54

2.11 跳变延时故障的ATPG55

2.11.1 具有跳变延时故障的ATPG55

2.12 路径延时故障的ATPG57

2.12.1 路径延时的ATPG57

2.11.2 跳变延时是一种粗略的延时故障57

2.12.2 强健故障检测59

2.12.3 路径延时的设计描述59

2.12.4 路径的枚举60

2.13 基于电流故障的ATPG60

2.14 组合与时序电路的ATPG62

2.14.1 多周期时序测试图形生成62

2.14.2 多时间帧组合的ATPG63

2.14.4 基于周期的ATPG的局限性65

2.14.3 双时间帧ATPG的局限性65

2.15 向量模拟66

2.15.1 故障模拟66

2.15.2 制造测试的模拟66

2.16 ATPG向量68

2.16.1 向量格式68

2.16.2 向量压缩与紧缩68

2.17 基于ATPG的设计规则71

2.17.1 ATPG工具的“禁止”规则列表71

2.17.2 设计规则的例外情况73

2.18.1 重要的挑选依据74

2.18 选择ATPG工具74

2.18.2 ATPG基准测试检查过程77

2.19 ATPG基本规则的小结78

2.20 推荐的参考读物79

第3章 扫描结构和技术80

3.1 简介80

3.1.1 目的80

3.1.2 测试问题80

3.1.3 扫描测试81

3.1.4 对扫描测试的误解81

3.2 功能测试83

3.3 扫描效果电路84

3.4 多路选择D（Mux-D）类型的扫描触发器84

3.4.1 多路选择D扫描触发器84

3.4.2 Mux-D扫描触发器87

3.4.3 其他类型的扫描触发器87

3.4.4 混合扫描类型89

3.5 广泛应用的Mux-D扫描触发器89

3.5.1 多路选择D触发器的运行优先权89

3.6.2 扫描移位寄存器91

3.6.1 用于测试的扫描结构91

3.5.2 Mux-D触发器系列91

3.6 扫描移位寄存器或扫描链91

3.7 扫描单元操作93

3.8 扫描测试的排序93

3.9 扫描测试的定时96

3.10 可靠的扫描移位98

3.11 可靠的扫描采样：无竞争向量100

3.12 部分扫描102

3.12.1 部分扫描测试102

3.13.1 多扫描链的优点103

3.12.2 时序电路的ATPG103

3.13 多扫描链103

3.13.2 均衡的扫描链105

3.14 借用的扫描接口107

3.14.1 建立借用的扫描接口107

3.14.2 共享的扫描输入接口107

3.14.3 共享的扫描输出接口109

3.15.1 片上时钟源和扫描测试111

3.15.2 片上时钟和进行扫描测试111

3.15 钟控、片上时钟源和扫描111

3.16 基于扫描的设计规则112

3.16.1 基于扫描的可测性设计和设计规则112

3.16.2 若干规则112

3.17 固定故障（DC）的扫描插入116

3.17.1 DC扫描插入116

3.17.2 特别说明116

3.17.3 DC扫描插入与多时钟域116

3.18.2 诊断故障摸拟118

3.18.1 固定故障扫描诊断的实施118

3.18 固定故障的扫描诊断118

3.18.3 功能扫描输出120

3.19 全速扫描（AC）测试目标120

3.19.1 AC测试目标120

3.19.2 成本驱动力122

3.20 全速扫描测试123

3.20.1 全速扫描测试的应用123

3.20.2 全速扫描顺序123

3.20.3 全速扫描与DC扫描的比较123

3.21.2 全速“可靠移位”逻辑126

3.21.3 全速扫描采样结构126

3.21 全速扫描结构126

3.21.1 全速扫描接口126

3.22 全速扫描接口127

3.22.1 全速扫描移位接口127

3.22.2 全速扫描采样接口127

3.23 多时钟与扫描域操作130

3.24 扫描插入与时钟时差131

3.24.1 多时钟域、时钟时差与扫描插入131

3.24.2 多时间域扫描插入133

3.25.2 扫描控制信号插入134

3.25 全速扫描插入134

3.25.1 扫描单元替换134

3.25.3 扫描接口插入136

3.25.4 其他要考虑的因素136

3.26 全速扫描关键路径136

3.26.1 关键路径136

3.26.2 关键路径选择136

3.26.3 路径筛选138

3.26.4 假路径的内容139

3.26.6 基于关键路径扫描的诊断141

3.26.5 实际的关键路径处理141

3.27 基于扫描的逻辑内建自测试142

3.27.1 伪随机图形发生器142

3.27.2 特征分析142

3.27.3 逻辑内建自测试142

3.27.4 LFSR的科学基础143

3.27.5 X值的管理控制143

3.27.6 混淆现象144

3.28 扫描测试基础知识小结146

3.29 推荐的参考读物146

4.1.1 目的148

4.1.2 存储器测试简介148

第4章 存储器测试结构与技术148

4.1 简介148

4.2 存储器类型150

4.3 存储器组织152

4.4 存储器设计要点155

4.5 存储器集成要点156

4.6 嵌入式存储器测试方法158

4.7.3 存储器测试失效模式160

4.7.2 存储器测试故障模型160

4.7.1 存储器测试160

4.7 基本的存储器测试模型160

4.8 基于固定位元的故障模型162

4.8.1 基于固定的存储器位元故障模型162

4.8.2 固定故障的演练与检测162

4.9 基于桥接缺陷的故障模型162

4.9.1 基于桥接缺陷的存储器测试故障模型162

4.10.1 存储器译码故障模型165

4.10 译码故障的模型165

4.9.3 桥接故障的演练与检测165

4.9.2 基于关联缺陷的存储器测试故障模型165

4.10.2 译码故障的演练与检测168

4.11 数据保存故障168

4.11.1 存储器测试数据保存故障模型168

4.11.2 DRAM刷新要求168

4.12 诊断位映射168

4.13 算法测试生成169

4.13.1 算法测试生成的介绍169

4.14.1 扫描测试要考虑的因素172

4.14 具有扫描测试的存储器交互作用172

4.13.3 基于BIST的算法测试172

4.13.2 自动测试生成172

4.14.2 存储器交互作用方法174

4.14.3 输入信号的观测174

4.14.4 输出信号的控制174

4.15 扫描测试中的存储器建模174

4.15.1 针对ATPG应用的存储器建模174

4.16.2 黑匣模型的局限性和关注的问题176

4.16.1 存储器黑匣模型技术176

4.16 扫描测试中的存储器黑匣模型176

4.15.2 建模的局限性176

4.17 扫描测试存储器透明技术178

4.17.1 存储器的透明技术178

4.17.2 存储器透明技术的局限性和关注的问题178

4.18 扫描测试存储器伪装字技术178

4.18.1 存储器的伪装字技术178

4.18.2 存储器伪装技术的局限性和关注的问题181

4.19 MBIST的存储器测试要点181

4.21.1 存储器内建自测试183

4.21 存储器BIST实例183

4.20.2 全速操作183

4.20 存储器内建自测试要求183

4.20.1 存储器内建自测试要求概况183

4.21.2 可选的操作185

4.21.3 一个存储器内建自测试实例187

4.22 MBIST芯片集成问题187

4.23 MBIST集成要关注的因素189

4.24 MBIST功率的关注因素191

4.25.2 特征分析与存储器测试193

4.25.3 特征分析与诊断193

4.25.1 用于存储器测试的伪随机图形生成193

4.25 使用LFSR的MBIST设计193

4.26 基于移位的存储器BIST195

4.26.1 基于移位的存储器测试195

4.26.2 输出评估195

4.27 只读存储器的内建自测试197

4.27.1 只读存储器内建自测试的目标与功能197

4.27.2 只读存储器的内建自测试算法197

4.27.4 特征比较方法199

4.28 储存器测试小结199

4.27.3 只读存储器的MISR选择199

4.29 推荐的参考读物201

第5章 嵌入式内核测试的基本原理202

5.1 简介202

5.1.1 目的202

5.1.2 基于嵌入式内核的芯片测试简介202

5.1.3 重用内核203

5.1.4 采用重用内核的芯片组装203

5.2.2 内核的可测性设计与测试问题205

5.2.1 内核的定义205

5.2 什么是内核205

5.2.3 内建可测性设计207

5.3 什么是基于内核的设计207

5.3.1 一个基于内核的芯片设计207

5.3.2 基于内核的设计的基本原理207

5.4 可重用内核的发布209

5.5 内核DFT要点209

5.6 可重用内核的开发214

5.7 DFT接口要点——测试信号219

5.8 内核的DFT接口要点——测试访问221

5.9.1 作为信号简化元件的测试外壳223

5.9 DFT接口要点——测试外壳223

5.9.2 作为频率接口的测试外壳225

5.9.3 作为虚拟测试插座的测试外壳225

5.10 用寄存器隔离测试外壳225

5.11 位片隔离测试外壳227

5.12 分立的测试外壳——位片单元227

5.13 分立的测试外壳——内核DFT接口230

5.14 内核测试模式的默认值232

5.15.2 测试时钟源要点234

5.15.1 缺少双向信号234

5.15 DFT接口外壳要点234

5.16 DFT接口要点——测试频率236

5.16.1 嵌入式内核的DFT接口要点——测试频率236

5.16.2 频率问题的解决措施236

5.17 内核的可测性开发236

5.17.1 内部并行扫描239

5.17.2 外壳并行扫描239

5.17.3 嵌入式存储器BIST239

5.18 内核测试经济学240

5.18.1 内核DFT、向量和测试经济学240

5.17.4 其他DFT特征240

5.18.2 考虑DFT经济学因素的内核选取243

5.19 基于内核的芯片设计243

5.19.1 基于内核的芯片元件243

5.19.2 嵌入式内核的集成要点243

5.19.3 芯片级的DFT244

5.20 对所隔离的内核进行扫描测试245

5.21 非内核逻辑的扫描测试247

5.21.1 对非内核逻辑进行隔离的扫描测试247

5.22 用户定义逻辑的芯片级DFT要点249

5.21.2 芯片级测试和测试仪定时边沿的设定249

5.23 具有BIST的存储器测试252

5.24 芯片级DFT集成要求252

5.24.1 基于嵌入式内核的DFT集成结构252

5.24.2 物理设计要点253

5.25 嵌入式测试程序255

5.26 内核的选取与接收257

5.27 嵌入式内核DFT小结257

5.28 推荐的参考读物260

术语表262

随书光盘介绍283