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第一章 数字系统硬件设计概述1

1.1 传统的系统硬件设计方法1

1.1.1 采用自下至上（Bottom Up）的设计方法1

1.1.2 采用通用的逻辑元、器件3

1.1.3 在系统硬件设计的后期进行仿真和调试4

1.1.4 主要设计文件是电原理图4

1.2 利用硬件描述语言（HDL）的硬件电路设计方法4

1.2.1 采用自上至下（Top Down）的设计方法5

1.3 利用VHDL语言设计硬件电路的优点9

1.2.5 主要设计文件是用HDL语言编写的源程序9

1.2.4 降低了硬件电路设计难度9

1.2.3 采用系统早期仿真9

1.2.2 系统中可大量采用ASIC芯片9

1.3.1 设计技术齐全、方法灵活、支持广泛10

1.3.2 系统硬件描述能力强10

1.3.3 VHDL语言可以与工艺无关编程10

1.3.4 VHDL语言标准、规范、易于共享和复用10

第二章 VHDL语言程序的基本结构11

2.1 VHDL语言设计的基本单元及其构成11

2.1.1 实体说明12

2.1.2 构造体14

2.2.2 进程（PROCESS）语句结构描述16

2.2 VHDL语言构造体的子结构描述16

2.2.1 BLOCK语句结构描述16

2.2.3 子进程（SUBPROGRAM）语句结构描述20

2.3 包集合、库及配置23

2.3.1 库24

2.3.2 包集合25

2.3.3 配置28

第三章 VHDL语言的数据类型及运算操作符33

3.1 VHDL语言的客体及其分类33

3.1.1 常数（Constant）33

3.1.4 信号和变量值代入的区别34

3.1.3 信号（Signal）34

3.1.2 变量（Variable）34

3.2 VHDL语言的数据类型36

3.2.1 标准的数据类型36

3.2.2 用户定义的数据类型38

3.2.3 用户定义的子类型42

3.2.4 数据类型的转换42

3.2.5 数据类型的限定42

3.2.6 IEEE标准“STD_LOGIG”、“STD_LOGIC_VECTOR”44

3.3 VHDL语言的运算操作符44

3.3.1 逻辑运算符45

3.3.3 关系运算符46

3.3.2 算术运算符46

3.3.4 并置运算符47

第四章 VHDL语言构造体的描述方式49

4.1 构造体的行为描述方式49

4.1.1 代入语句49

4.1.2 延时语句51

4.1.3 多驱动器描述语句52

4.1.4 GENERIC语句54

4.2 构造体的寄存器传输(RTL)描述方式55

4.2.2 使用RTL描述方式应注意的几个问题57

4.2.1 RTL描述方式的特点62

4.3 构造体的结构描述方式62

4.3.1 构造体结构描述的基本框架62

4.3.2 COMPONENT语句66

4.3.3 COMPONENT_INSTANT语句66

第五章 VHDL语言的主要描述语句68

5.1 顺序描述语句68

5.1.1 WAIT语句69

5.1.2 断言(ASSERT)语句72

5.1.3 信号代入语句72

5.1.4 变量赋值语句73

5.1.5 IF语句73

5.1.6 CASE语句76

5.1.7 LOOP语句81

5.1.8 NEXT语句83

5.1.9 EXIT语句84

5.2 并发描述语句85

5.2.1 进程(PROCESS)语句85

5.2.2 并发信号代入(Concurrent Signal Assignment)语句86

5.2.3 条件信号代入(Conditionnal Signal Assignment)语句87

5.2.4 选择信号代入(Selective Signal Assignment)语句87

5.2.5 并以过程调用(Concurrent procedure Call)语句89

5.2.6 块(BLOCK)语句90

5.3.2 ATTRIBUTE(属性)描述与定义语句94

5.3.1 命名规则和注释的标记94

5.3 其它语句和有关规定的说明94

5.3.3 GENERATE语句115

5.3.4 TEXTIO119

第六章 数值系统的状态模型123

6.1 二态数值系统123

6.2 三态数值系统124

6.3 四态数值系统125

6.4 九态数值系统126

6.5 十二态数值系统129

6.6 四十六态数值系统131

7.1 组合逻辑电路设计134

7.1.1 简单门电路134

第七章 基本逻辑电路设计134

7.1.2 编、译码器与选择器140

7.1.3 加法器、求补器144

7.1.4 三态门及总线缓冲器146

7.2 时序电路设计150

7.2.1 时钟信号和复位信号150

7.2.2 触发器154

7.2.3 寄存器154

7.2.4 计数器159

7.3 存贮器171

7.3.1 存贮器描述中的一些共性问题171

7.3.2 ROM（只读存贮器）172

7.3.3 RAM（随机存贮器）173

7.3.4 FIFO（先进先出堆栈）175

第八章 仿真与逻辑综合180

8.1 仿真180

8.1.1 仿真输入信息的产生180

8.1.2 仿真△185

8.1.3 仿真程序模块的书写188

8.2 逻辑综合190

8.2.1 约束条件190

8.2.2 属性描述191

8.2.3 工艺库192

8.2.4 逻辑综合的基本步骤193

9.1 1/100S计时器的功能要求与结构195

9.1.1 1/100s计时器的功能要求195

9.1.2 1/100s计时器的结构设想195

第九章 计时电路设计实例195

9.2 1/100s计时控制芯片设计196

9.2.1 计时控制芯片的结构196

9.2.2 计时控制芯片的包集合Package_p_stop_watch200

9.2.3 基本单元电路描述205

9.2.4 计时控制芯片实体stop_watch 描述209

9.2.5 计时控制芯片的构造描述210

9.2.6 各子模块描述说明211

10.1.1 8255的引脚及内部结构218

第十章 微处理器接口芯片设计实例218

10.1 可编程并行接口芯片设计实例218

10.1.2 8255的工作方式及其控制字219

10.1.3 8255的结构设计221

10.1.4 8255芯片的VHDL语言描述222

10.1.5 8255芯片VHDL语言描述模块仿真228

10.2 SCI串行接口芯片设计实例228

10.2.2 串行数据传送格式及同步控制机构228

10.2.3 SCI芯片的VHDL语言描述230

10.2.4 SCI芯片VHDL语言描述模块仿真235

10.3.1 KBC的引脚及内部结构236

10.3 键盘接口芯片KBC设计实例236

10.3.2 同步控制机械和查表描述241

10.3.3 KBC芯片的VHDL语言描述241

10.3.4 KBC芯片VHDL语言描述模块仿真246

第十一章 93版和97版VHDL语言的主要区别247

11.1 VHDL语言93版本的特点247

11.1.1 文件是VHDL语言新的客体247

11.1.2 在端口映射中使用常量表达式248

11.1.3 定义了共享变量249

11.1.4 定义了GROUP250

11.1.5 定义了新的属性FOREIGN250

11.1.7 扩展标号标注251

11.1.5 语句描述上的区别251

11.1.8 纯函数和非纯函数252

11.1.10 文件操作定义252

11.1.11 扩大了属性使用范围253

11.1.12 增加了逻辑操作253

11.1.13 Report语句（报告语句）254

11.1.14 信号延时可指定脉冲宽度限制254

11.1.15 可对信号赋无效值254

11.1.16 延迟过程254

11.1.17 COMPONENT语句、实体——构造体或配置的直接说明254

11.1.18 GENERATE语句可含端口说明部分254

11.1.22 增加了预定义属性255

11.1.21 位串255

11.1.19 扩展了字符集255

11.1.20 定义了扩展标识符255

11.1.23 扩充了标准包集合（STANDARD）257

11.3 87版到93版的移值问题257

第十二章 MAX+plusⅡ使用说明258

12.1 MAX+plusⅡ概述258

12.1.1 系统安装258

12.1.2 MAX+plusⅡ对VHDL的支持260

12.1.3 MAX+plusⅡ系统的启动260

12.2 建立和编辑一个VHDL语言的工程文件261

12.2.1 新文件的编辑261

12.2.2 文件的修改262

12.3 VHDL语言程序的编译264

12.4 VHDL语言程序的仿真267

12.4.1 生成仿真波形文件267

12.4.2 仿真271

12.4.3 定时分析271

习题与思考题274

附录A VHDL语言方法一览表279

附录B 属性说明290

附录C VHDL标准包集合文件292

主要参考文献319