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第1章 引言1

1.1 FPGA概述2

1.2 FPGA结构问题3

1.3研究方法和CAD工具6

1.4本书结构7

1.5致谢7

第2章 背景知识与之前的研究工作9

2.1 FPGA结构9

FPGA可编程技术10

FPGA逻辑单元块结构10

FPGA布线结构11

2.2 FPGA CAD工具15

综合和逻辑单元块打包16

布局18

布线21

延时模型26

时序分析27

2.3小结29

第3章 CAD工具：打包和布局30

3.1逻辑单元块打包30

基于簇的逻辑单元块30

基本逻辑单元块打包算法：VPack32

时序驱动逻辑单元块打包算法：T-VPack35

T-VPack和VPack的比较39

3.2布局：VPR41

VPR布局工具概述41

新型自适应退火方案43

新型成本函数：线性拥挤45

线网边界框的增量式更新方法47

3.3小结50

第4章 布线工具和布线结构生成51

4.1 CAD流程中VPR的地位51

4.2参数化结构及其生成52

参数化结构53

布线资源图55

参数化结构的自动生成57

4.3布通率驱动布线器62

成本函数和布线策略62

速度的改进64

4.4时序驱动布线器66

Elmore延时模型的优点66

Elmore延时的直接优化68

线网布线算法复杂度74

动态基本成本函数74

布线策略76

4.5延时提取和时序分析77

4.6布线器和布局算法的验证78

布通率驱动布线器和布局算法78

时序驱动布线器83

4.7小结85

第5章 全局布线结构87

5.1研究出发点87

5.2实验方法88

CAD流程89

面积利用率的衡量指标90

FPGA结构的重要细节91

5.3实验结果：偏向型布线结构91

逻辑单元块方形阵列的结果92

逻辑单元块矩形阵列的结果94

5.4实验结果：非均匀型布线结构96

中心／边缘布线通道宽度比例96

中心加宽的布线通道100

I／O布线通道101

5.5小结104

第6章 基于簇结构的逻辑块106

6.1研究出发点106

6.2实验方法108

CAD流程108

面积模型110

延时模型111

结构评估标准：面积延时积113

FPGA的结构假设114

6.3逻辑簇输入数和逻辑簇尺寸之间的关系116

6.4逻辑单元块和互连之间的连通度与逻辑簇尺寸的关系117

6.5速度与面积利用率和逻辑簇尺寸的关系118

6.6逻辑簇尺寸对编译时间的影响122

6.7小结123

第7章 详细互连结构125

7.1研究出发点125

7.2实验方法127

FPGA结构假定127

CAD流程128

延时模型的准确性129

面积模型130

实验规则131

7.3单种线长结构131

开关盒问题132

单线型的最佳线长135

逻辑单元块和互连通道之间的连通度136

7.4两种类型的可分割线段结构137

单种三态缓冲器互连开关137

带缓冲器的4倍线配合传输管互连结构138

带缓冲器的8倍线配合传输管互连结构141

传输管开关4倍线配合缓冲器互连结构142

7.5内部分布率144

只带缓冲器的单种4倍线结构144

双线型结构148

7.6线距对速度的影响150

7.7总体结构比较152

7.8小结155

第8章 结论和后续工作157

8.1研究成果总结157

8.2工作展望161

CAD工具的改善161

FPGA结构的后续研究162

附录A VPR中的视图164

附录B FPGA电路和工艺建模170

B.1晶体管级电路图及其假设条件170

FPGA的互连结构170

逻辑单元块结构175

B.2 RC等效电路提取及延时计算178

附录C 互连晶体管和金属线的尺寸181

C.1传输管互连开关的尺寸调整181

C.2三态缓冲器互连开关的尺寸调整184

C.3连接盒输出引脚的三态缓冲器186

C.4金属线宽度和线距186

参考文献190

关键词索引202

专业名词中英文对照208