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第1章 EDA技术概述1

1.1 EDA技术及其发展1

1.2 Top-down设计与IP核复用4

1.2.1 Top-down设计4

1.2.2 Bottom-up设计5

1.2.3 IP复用技术与SoC5

1.3数字设计的流程7

1.3.1设计输入8

1.3.2综合9

1.3.3布局布线9

1.3.4仿真10

1.3.5编程配置10

1.4常用的EDA工具软件10

1.5 EDA技术的发展趋势14

习题115

第2章 FPGA/CPLD器件16

2.1 PLD器件概述16

2.1.1 PLD器件的发展历程16

2.1.2 PLD器件的分类17

2.2 PLD的基本原理与结构19

2.2.1 PLD器件的基本结构19

2.2.2 PLD电路的表示方法20

2.3低密度PLD的原理与结构21

2.4 CPLD的原理与结构25

2.4.1宏单元结构25

2.4.2典型CPLD的结构26

2.5 FPGA的原理与结构29

2.5.1查找表结构29

2.5.2典型FPGA的结构32

2.5.3 Cyclone Ⅳ器件结构35

2.6 FPGA/CPLD的编程元件38

2.7边界扫描测试技术42

2.8 FPGA/CPLD的编程与配置43

2.8.1在系统可编程43

2.8.2 FPGA器件的配置45

2.8.3 Cyclone Ⅳ器件的编程45

2.9 FPGA/CPLD器件概述48

2.10 FPGA/CPLD的发展趋势52

习题253

第3章 Quartus Prime使用指南54

3.1 Quartus Prime原理图设计55

3.1.1半加器原理图设计输入55

3.1.2 1位全加器设计输入59

3.1.3 1位全加器的编译61

3.1.4 1位全加器的仿真63

3.1.5 1位全加器的下载67

3.2基于IP核的设计70

3.2.1模24方向可控计数器71

3.2.2 4×4无符号数乘法器78

3.3 SignalTap 11的使用方法84

3.4 Quartus Prime的优化设置与时序分析89

习题393

实验与设计95

3-1 8位带符号乘法器95

3-2补码转换幅度码电路98

第4章 Verilog设计初步100

4.1 Verilog的历史100

4.2 Verilog模块的结构101

4.3 Verilog基本组合电路设计105

4.3.1用Verilog设计基本组合电路105

4.3.2用Verilog设计加法器105

4.4 Verilog基本时序电路设计108

4.4.1用Verilog设计触发器108

4.4.2用Verilog设计计数器109

习题4111

实验与设计111

4-1 Synplify Pro综合器的使用方法111

4-2 Synplify综合器的使用方法115

第5章 Verilog语言要素117

5.1概述117

5.2常量118

5.2.1整数（Integer）118

5.2.2实数（Real）120

5.2.3字符串（Strings）120

5.3数据类型121

5.3.1 net型122

5.3.2 variable型123

5.4参数124

5.4.1参数parameter124

5.4.2 Verilog-2001中的参数声明125

5.4.3参数的传递126

5.4.4 localparam126

5.5向量127

5.6运算符129

习题5133

实验与设计134

5-1用altpll锁相环宏模块实现倍频和分频134

5-2消抖动电路139

第6章 Verilog语句语法141

6.1过程语句141

6.1.1 always过程语句142

6.1.2 initial过程语句145

6.2块语句146

6.2.1串行块begin-end146

6.2.2并行块fork-join147

6.3赋值语句148

6.3.1持续赋值与过程赋值148

6.3.2阻塞赋值与非阻塞赋值149

6.4条件语句151

6.4.1 if-else语句151

6.4.2 case语句152

6.5循环语句157

6.5.1 for语句157

6.5.2 repeat、while、forever语句158

6.6编译指示语句160

6.7任务与函数161

6.7.1任务（task）162

6.7.2函数（function）163

6.8顺序执行与并发执行167

6.9 Verilog-2001语言标准168

6.9.1 Verilog-2001改进和增强的语法结构168

6.9.2属性及PLI接口177

习题6179

实验与设计180

6-1 FIFO缓存器设计180

第7章 Verilog设计的层次与风格184

7.1 Verilog设计的层次184

7.2门级结构描述184

7.2.1 Verilog门元件185

7.2.2门级结构描述187

7.3行为描述188

7.4数据流描述189

7.5不同描述风格的设计190

7.5.1半加器设计190

7.5.2 1位全加器设计191

7.5.3加法器的级连193

7.6多层次结构电路的设计194

7.6.1模块例化194

7.6.2用parameter进行参数传递196

7.6.3用defparam进行参数重载198

7.7基本组合电路设计198

7.7.1门电路198

7.7.2编译码器199

7.8基本时序电路设计201

7.8.1触发器201

7.8.2锁存器与寄存器202

7.8.3计数器与串并转换器203

7.8.4简易微处理器204

7.9三态逻辑设计206

习题7208

实验与设计208

7-1数字表决器208

第8章 Verilog有限状态机设计212

8.1有限状态机212

8.2有限状态机的Verilog描述214

8.2.1用三个always块描述215

8.2.2用两个过程描述216

8.2.3单过程描述方式218

8.3状态编码219

8.3.1常用的编码方式219

8.3.2状态编码的定义221

8.3.3用属性指定状态编码方式224

8.4有限状态机设计要点225

8.4.1复位和起始状态的选择225

8.4.2多余状态的处理228

习题8229

实验与设计229

8-1流水灯控制器229

8-2汽车尾灯控制器231

第9章 Verilog驱动常用I/O外设234

9.1 4×4矩阵键盘234

9.2标准PS/2键盘236

9.3字符液晶243

9.4汉字图形点阵液晶248

9.5 VGA显示器254

9.5.1 VGA显示原理与时序254

9.5.2 VGA彩条信号发生器258

9.5.3 VGA图像显示与控制260

9.6乐曲演奏电路266

习题9271

实验与设计273

9-1实用多功能数字钟273

第10章 Verilog设计进阶282

10.1设计的可综合性282

10.2流水线设计技术285

10.3资源共享288

10.4阻塞赋值与非阻塞赋值290

10.5加法器设计294

10.5.1行波进位加法器294

10.5.2超前进位加法器295

10.5.3数据流描述的加法器299

10.5.4流水线加法器300

10.6乘法器设计300

10.6.1并行乘法器300

10.6.2移位相加乘法器302

10.6.3布斯乘法器305

10.6.4查找表乘法器307

10.7奇数分频与小数分频308

10.7.1奇数分频308

10.7.2半整数分频与小数分频309

习题10311

实验与设计312

10-1小数分频312

10-2如何在FPGA设计中消除毛刺314

第11章 Verilog Test Bench仿真317

11.1系统任务与系统函数317

11.2用户自定义元件321

11.2.1组合电路UDP元件322

11.2.2时序逻辑UDP元件323

11.3延时模型的表示325

11.3.1时间标尺定义timescale325

11.3.2延时的表示与延时说明块326

11.4 Test Bench测试平台327

11.5组合和时序电路的仿真330

11.5.1组合电路的仿真330

11.5.2时序电路的仿真332

习题11333

实验与设计333

11-1用ModelSim SE仿真8位二进制加法器333

11-2用ModelSim SE仿真乘累加器340

第12章 Verilog设计实例343

12.1 m序列产生器343

12.1.1 m序列的原理与性质343

12.1.2 m序列产生器设计345

12.2 Gold码347

12.2.1 Gold码的原理与性质348

12.2.2 Gold码产生器设计349

12.3 CRC校验码350

12.4数字过零检测与等精度频率测量352

12.4.1数字过零检测352

12.4.2等精度频率测量354

12.4.3数字频率测量系统顶层设计及仿真355

12.5 QPSK调制器360

12.5.1 QPSK调制原理360

12.5.2 QPSK调制器的设计实现361

12.5.3 QPSK调制器的仿真369

12.6小型神经网络370

12.6.1人工神经网络370

12.6.2设计实现与仿真371

12.7数字AGC374

12.7.1数字AGC技术的原理375

12.7.2数字AGC的实现与仿真376

习题12383

实验与设计383

12-1异步串行接口（UART）383

附录A Verilog HDL（IEEE Std 1364-1995）关键字389

附录B Verilog HDL（IEEE Std 1364-2001）关键字390

附录C DE2-115介绍391

附录D有关术语与缩略语393

参考文献398