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第1章 纳米CMOS的缩小问题及内涵1

1．1 纳米CMOS时代的设计方法1

1．2 使得性能改善得到延续所必需的创新3

1．3 sub-100nm缩小的挑战和亚波长光刻综述5

1．3．1 后道工艺的挑战（金属化）5

1．3．2 前道工艺的挑战（晶体管）10

1．4 工艺控制和可靠性13

1．5 光刻问题和掩膜数据爆炸14

1．6 新型的电路和物理设计工程师15

1．7 建模的挑战16

1．8 变革设计方法的需要17

1．9 总结19

参考文献19

第2章 CMOS器件与工艺技术22

2．1 前道工序的设备要求22

2．1．1 技术背景22

2．1．2 栅介质的缩小24

2．1．3 应变工程28

2．1．4 快速热处理技术30

2．2 在CMOS尺寸缩小中与前道工序相关的器件问题36

2．2．1 CMOS缩小的挑战36

2．2．2 量子效应模型38

2．2．3 多晶硅栅耗尽效应40

2．2．4 金属栅电极42

2．2．5 栅直接隧穿泄漏电流43

2．2．6 寄生电容45

2．2．7 需要关注的可靠性问题48

2．3 后道工序互连线技术50

2．3．1 互连缩放51

2．3．2 铜互连技术52

2．3．3 低k介质的挑战54

2．3．4 未来的全局互连技术55

参考文献56

第3章 亚波长光刻的理论与实践63

3．1 引言与成像理论概述63

3．2 对100nm节点的挑战65

3．2．1 100nm节点的k因子65

3．2．2 重要的工艺波动67

3．2．3 低k成像对工艺敏感性的影响70

3．2．4 低k成像和聚焦深度的影响71

3．2．5低k成像和曝光容限71

3．2．6 低k成像及其对掩膜误差增强因子的影响72

3．2．7 低k成像及其对像差的敏感性73

3．2．8 低k成像以及CD变化与条宽的关系74

3．2．9 低k成像和拐角处的圆角半径76

3．3 分辨率增强技术：物理78

3．3．1 专门的照明模式79

3．3．2 光学邻近修正（OPC）80

3．3．3 亚分辨率辅助图形86

3．3．4 交替式相移掩膜88

3．4 物理设计风格对RET和OPC复杂性的影响91

3．4．1 特定照明条件92

3．4．2 二维版图94

3．4．3 交替式相移掩膜98

3．4．4 掩膜版成本101

3．5 发展前景：未来的光刻技术103

3．5．1 发展之路：157nm光刻103

3．5．2 进一步演化：浸没式光刻104

3．5．3 巨大突破：EUV光刻106

3．5．4 粒子束光刻107

3．5．5 直写式电子束设备108

参考文献111

第4章 混合信号电路设计115

4．1 引言115

4．2 设计考虑115

4．3 器件建模116

4．4 无源器件122

4．5 设计方法学125

4．5．1 工艺测试基准电路126

4．5．2 薄氧器件设计126

4．5．3 厚氧器件设计127

4．6 低压技术129

4．6．1 电流镜129

4．6．2 输入级131

4．6．3 输出级132

4．6．4 带隙基准132

4．7 设计过程133

4．8 静电放电保护135

4．8．1 针对多电源情况的考虑136

4．9 噪声隔离137

4．9．1 保护环结构137

4．9．2 隔离的NMOS器件139

4．9．3 外延材料与体硅139

4．10 去耦140

4．11 主电源线144

4．12 集成问题144

4．12．1 芯片四角区域的影响144

4．12．2 邻近电路的影响145

4．13 总结145

参考文献146

第5章 静电放电保护设计149

5．1 引言149

5．2 ESD标准与模型149

5．3 ESD保护设计150

5．3．1 ESD保护方案150

5．3．2 ESD保护器件开启的一致性152

5．3．3 ESD注入与金属硅化物阻挡153

5．3．4 ESD保护指导意见154

5．4 针对高速I／O的低电容ESD保护设计154

5．4．1 高速I／O或模拟引脚的ESD保护154

5．4．2 小电容ESD保护设计156

5．4．3 输入电容的计算159

5．4．4 ESD鲁棒性160

5．4．5 开启验证161

5．5 混合电压I／O的ESD保护设计165

5．5．1 混合电压I／O接口165

5．5．2 混合电压I／O接口的ESD问题165

5．5．3 混合电压I／O接口的ESD保护器件167

5．5．4 混合电压I／O接口的ESD保护电路设计170

5．5．5 ESD鲁棒性172

5．5．6 开启验证173

5．6 用于ESD保护的SCR器件174

5．6．1 SCR器件的开启机制175

5．6．2 基于SCR的CMOS片上ESD保护器件176

5．6．3 SCR闩锁工程183

5．7 总结185

参考文献186

第6章 输入／输出设计193

6．1 引言193

6．2 I／O标准194

6．3 信号传输195

6．3．1 单端缓冲器195

6．3．2 差分缓冲器196

6．4 ESD保护199

6．5 I／O开关噪声200

6．6 匹配203

6．7 阻抗匹配206

6．8 前置放大206

6．9 均衡化208

6．10 总结209

参考文献210

第7章 DRAM212

7．1 引言212

7．2 DRAM基础212

7．3 电容的缩放215

7．4 阵列晶体管的缩放217

7．5 读出放大器的缩放220

7．6 总结223

参考文献223

第8章 片上互连的信号完整性问题225

8．1 引言225

8．1．1 互连的品质因数227

8．2 互连参数提取228

8．2．1 互连的等效电路表示229

8．2．2 RC的提取232

8．2．3 电感提取235

8．3 信号完整性分析239

8．3．1 互连驱动器模型239

8．3．2 RC互连分析241

8．3．3 RLC互连分析244

8．3．4 考虑噪声耦合效应的时序分析247

8．4 信号完整性设计技术249

8．4．1 物理设计技术250

8．4．2 电路技术254

8．5 总结258

参考文献259

第9章 超低功耗电路设计263

9．1 引言263

9．2 设计阶段的低功耗技术264

9．2．1 系统级和结构级设计阶段的低功耗技术264

9．2．2 电路级设计阶段的低功耗技术265

9．2．3 设计阶段的存储器技术269

9．3 运行阶段的低功耗技术274

9．3．1 运行阶段的系统级和结构级低功耗技术274

9．3．2 针对运行阶段的电路级低功耗技术277

9．3．3 针对运行阶段的存储器低功耗技术279

9．4 低功耗设计的技术革新283

9．4．1 新颖的器件技术283

9．4．2 组装技术革新284

9．5 未来超低功耗设计的展望285

9．5．1 亚阈区电路工作285

9．5．2 容错设计286

9．5．3 异步设计与同步设计286

9．5．4 栅感应泄漏抑制方法286

参考文献287

第10章 可制造性设计294

10．1 引言294

10．2 最优和亚最优版图对比295

10．3 全局布线DFM300

10．4 模拟电路的DFM301

10．5 一些基本规则303

10．6 总结304

参考文献304

第11章 针对波动性的设计305

11．1 波动性对未来设计的影响305

11．1．1 电路设计中的参数波动305

11．1．2 对电路性能的影响307

11．2 减轻波动影响的策略309

11．2．1 使偏斜最小化的时钟分布策略309

11．2．2 针对波动性的SRAM技术312

11．2．3 应对波动性的模拟电路策略321

11．2．4 应对波动的数字电路策略329

11．3 纳米CMOS工艺角建模方法335

11．3．1 统计模型的需求335

11．3．2 统计模型的使用336

11．4 BSIM4模型的新特点340

11．4．1 halo／packet注入340

11．4．2 栅感应漏极泄漏和栅直接隧穿341

11．4．3 建模的挑战342

11．4．4 与建模相关的问题343

11．4．5 模型总结343

11．5 总结343

参考文献343