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1.1 引言1

1.1.1 集成电路产业的发展历程1

第1章 概述1

1.1.2 摩尔定律3

1.1.3 集成电路设计方法3

1.2 ASIC的概念6

1.2.1 门阵列和标准单元（Gate Array and Standard Cell）6

1.2.2 ASIC类型的选择8

1.3.1 ASIC开发流程9

1.3 ASIC开发流程9

1.3.2 预研阶段10

1.3.3 顶层设计阶段12

1.3.4 模块级详细设计阶段13

1.3.5 模块实现阶段16

1.3.6 子系统仿真阶段18

1.3.7 系统仿真，综合和版图设计前门级仿真阶段20

1.3.8 后端版面设计阶段24

1.3.9 版面设计后仿真／综合阶段25

1.3.11 测试硅片准备阶段27

1.3.10 生产签字27

1.3.12 硅片测试阶段29

1.3.13 小结31

1.4 中国集成电路发展现状31

1.4.1 产业现状31

1.4.2 市场需求预测33

第2章 Verilog HDL硬件描述语言简介35

2.1 电子系统设计方法的演变过程35

2.2.1 什么是硬件描述语言（HDL）37

2.2.2 为什么使用硬件描述语言37

2.2 硬件描述语言综述37

2.2.3 HDL的发展历史38

2.2.4 HDL语言的主要特征38

2.2.5 Verilog HDL与VHDL的比较39

2.2.6 硬件描述语言的最新发展39

2.3 Verilog HDL的基础知识42

2.3.1 程序结构42

2.3.2 词法习俗44

2.3.3 数据类型47

2.3.4 运算符与表达式51

2.3.5 控制结构58

2.3.6 赋值语句64

2.3.7 任务与函数结构69

2.3.8 时序控制72

2.4 VerilogHDL的设计模拟与仿真74

2.4.1 测试模块74

2.4.2 编译指令74

第3章 ASIC前端设计76

3.1 引言76

3.2 ASIC前端设计概念77

3.3.2 编码阶段的规范78

3.3.1 文档阶段的规范78

3.3 ASIC前端设计的工程规范78

3.3.3 验证阶段的规范79

3.4 设计思想79

3.4.1 层次化设计79

3.4.2 串行设计81

3.4.3 并行设计81

3.4.4 流水线（Pipeline）设计82

3.5 结构设计83

3.5.1 行为级综合83

3.5.2 可测性设计84

3.6 同步电路87

3.6.1 同步系统的优缺点88

3.6.2 同步系统中的时钟分配网络89

3.7 ASIC前端设计基于时钟的划分90

3.8 同步时钟设计90

3.8.1 同步时钟功能模块设计90

3.8.2 有限状态机（FSM）的设计91

3.8.3 先进先出队列（FTFO）的设计99

3.8.4 仲裁器（Arbiter）的设计110

3.8.5 存储器接口的一个简单设计实例112

3.8.6 同步时钟设计总结113

3.9 ASIC异步时钟设计113

3.9.1 异步时序的定义114

3.9.2 亚稳态114

3.9.3 同步策略114

3.9.4 异步FIFO简介117

3.9.5 异步时钟设计对逻辑的影响121

3.9.6 异步时序设计总结124

3.10 小结124

4.1.1 功能验证125

4.1 ASIC前端验证综述125

第4章 ASIC前端验证125

4.1.2 功能验证的目的、作用及面临的主要问题126

4.1.3 黑盒验证与白盒验证128

4.2 前端验证的一般方法129

4.2.1 基于仿真的验证流程（Testcase Based Verification）129

4.2.2 形式验证（Formal Verification）134

4.2.3 基于命题的验证（Assertion Based Verification）137

4.3 testbench138

4.3.1 行为级和寄存器传输级138

4.3.2 结构化的testbench140

4.3.3 总线功能模型148

4.4 参考模型（Reference Module）155

4.4.1 什么是参考模型155

4.4.2 参考模型的设计155

4.4.3 SystemC157

4.4.4 自动生成测试向量160

4.5 验证组件的整合与仿真164

4.6 小结169

5.1.2 寄存器传输级电路和门级电路170

5.1.1 综合简介170

5.1 综合的原理和思想170

第5章 逻辑综合170

5.2 可综合的代码的编写规范173

5.2.1 if和case173

5.2.2 针对较大时延的信号设计if和case语句176

5.2.3 高性能的编写程序代码技术184

5.2.4 一些设计的基本规则187

5.2.5 应该注意的若干问题188

5.3 综合步骤189

5.3.1 文件准备189

5.3.2 选择和设置逻辑单元库190

5.3.3 初始环境设置192

5.3.4 设计文件读取和分析192

5.3.5 设置约束条件193

5.3.6 选择wire load模型206

5.3.7 设置时钟207

5.3.8 端口信号约束209

5.3.9 选择综合优化策略211

5.3.10 综合优化214

5.3.11 时序分析215

5.4.1 时序问题的解决220

5.4 综合的若干问题及解决220

5.4.2 latch问题224

5.4.3 不匹配（mismatch）225

第6章 可测性技术229

6.1 可测性技术简介229

6.1.1 可测性技术的产生230

6.1.2 可测性技术的内涵230

6.1.3 可测性的关键技术231

6.1.4 可测性技术的发展历程与现状231

6.2.1 Ad-hoc测试的基本思想233

6.2 Ad-hoc测试技术233

6.2.2 Ad-hoc测试举例234

6.2.3 Ad-hoc测试技术总结235

6.3 扫描技术235

6.3.1 扫描测试的基本思想236

6.3.2 扫描测试流程237

6.3.3 扫描测试的分类238

6.4 内建自测技术（BIST）248

6.4.1 内建自测试技术的基本思路248

6.4.2 BIST中的状态图分析法249

6.4.3 串行BIST结构250

6.4.4 并行BIST结构252

6.4.5 内建自测与其他测试技术的结合254

6.5 几种DFT技术的比较256

6.5.1 占用面积256

6.5.2 耗费管脚257

6.5.3 对原始设计的影响257

6.5.4 CAD工具的需求257

第7章 后端验证259

7.1 前仿真与后仿真259

7.2 逻辑延迟时间的基本概念260

7.3 门级网表263

7.4 构建后仿真环境266

7.4.1 引脚连接267

7.4.2 调用sdf文件269

附录A 常用术语表270

附录B Verilog语法和词汇惯用法272

附录C Verilog HDL关键字284

附录D Verilog不支持的语言结构285

参考文献287