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第1章 数字系统硬件设计概述1

1.1 传统的系统硬件设计方法1

1.1.1 采用自下至上（Bottom Up）的设计方法2

1.1.2 采用通用的逻辑元、器件4

1.1.3 在系统硬件设计的后期进行仿真和调试4

1.1.4 主要设计文件是电原理图4

1.2 利用硬件描述语言（HDL）的硬件电路设计方法4

1.2.1 采用自上至下（Top Down）的设计方法6

1.2.2 系统中可大量采用ASIC芯片9

1.2.3 采用系统早期仿真9

1.2.4 降低了硬件电路设计难度9

1.2.5 主要设计文件是用HDL语言编写的源程序9

1.3 利用VHDL语言设计硬件电路的优点10

1.3.1 设计技术齐全、方法灵活、支持广泛10

1.3.2 系统硬件描述能力强10

1.3.3 VHDL语言可以与工艺无关编程10

1.3.4 VHDL语言标准、规范，易于共享和复用11

第2章 VHDL语言程序的基本结构12

2.1 VHKL语言设计的基本单元及其构成12

2.1.1 实体说明13

2.1.2 构造体15

2.2 VHDL语言构造体的子结构描述17

2.2.1 BLOCK语句结构描述17

2.2.2 进程（PROCESS）语句结构描述20

2.2.3 子程序（SUBPROGRAM）语句结构描述22

2.3 包集合、库及配置25

2.3.1 库25

2.3.2 包集合27

2.3.3 配置29

第3章 VHDL语言的数据类型及运算操作符34

3.1 VHDL语言的客体及其分类34

3.1.1 常数（Constant）35

3.1.2 变量（variable）35

3.1.3 信号（Signal）35

3.1.4 信号和变量值代入的区别36

3.2 VHDL语言的数据类型37

3.2.1 标准的数据类型37

3.2.2 用户定义的数据类型40

3.2.3 用户定义的子类型43

3.2.4 数据类型的转换43

3.2.5 数据类型的限定45

3.2.6 IEEE标准“STD_LOGIC”，“STD_LOGIC_VECTOR”45

3.3 VHDL语言的运算操作符46

3.3.1 逻辑运算符46

3.3.2 算术运算符47

3.3.3 关系运算符48

3.3.4 并置运算符48

第4章 VHDL语言构造体的描述方式51

4.1 构造体的行为描述方式51

4.1.1 代入语句52

4.1.2 延时语句53

4.1.3 多驱动器描述语句54

4.1.4 GENERIC语句56

4.2 构造体的寄存器传输（RTL）描述方式58

4.2.1 RTL描述方式的特点58

4.2.2 使用RTL描述方式应注意的几个问题60

4.3 构造体的结构描述方式64

4.3.1 构造体结构描述的基本框架65

4.3.2 COMPONENT语句68

4.3.3 COMPONENT_INSTANT语句68

第5章 VHDL语言的主要描述语句70

5.1 顺序描述语句70

5.1.1 WAIT语句71

5.1.2 断言（ASSERT）语句75

5.1.3 信号代入语句75

5.1.4 变量赋值语句75

5.1.5 IF语句76

5.1.6 CASE语句78

5.1.7 LOOP语句83

5.1.8 NEXT语句85

5.1.9 EXIT语句86

5.2 并发描述语句87

5.2.1 进程（PROCESS）语句87

5.2.2 并发信号代入（Concurrent Signal Assignment）语句88

5.2.3 条件信号代入（Conditionnal Signal Assignment）语句89

5.2.4 选择信号代入（Selective Signal Assignment）语句90

5.2.5 并发过程调用（Concurrent procedure Call）语句91

5.2.6 块（BLOCK）语句92

5.3 其它语句和有关规定的说明95

5.3.1 命名规则和注解的标记96

5.3.2 ATTRIBUTE（属性）描述与定义语句96

5.3.3 GENERATE语句117

5.3.4 TEXTIO120

第6章 数值系统的状态模型124

6.1 二态数值系统124

6.2 三态数值系统125

6.3 四态数值系统126

6.4 九态数值系统128

6.5 十二态数值系统130

6.6 四十六态数值系统132

第7章 基本逻辑电路设计136

7.1 组合逻辑电路设计136

7.1.1 简单门电路136

7.1.2 编、译码器与选择器142

7.1.3 加法器、求补器146

7.1.4 三态门及总线缓冲器148

7.2 时序电路设计153

7.2.1 时钟信号和复位信号153

7.2.2 触发器156

7.2.3 寄存器162

7.2.4 计数器167

7.3 存贮器173

7.3.1 存贮器描述中的一些共性问题173

7.3.2 ROM（只读存贮器）174

7.3.3 RAM（随机存贮器）176

7.3.4 FIFO（先进先出堆栈）177

第8章 仿真与逻辑综合182

8.1 仿真182

8.1.1 仿真输入信息的产生183

8.1.2 仿真？188

8.1.3 仿真程序模块的书写190

8.2 逻辑综合192

8.2.1 约束条件193

8.2.2 属性描述193

8.2.3 工艺库194

8.2.4 逻辑综合的基本步骤195

第9章 计时电路设计实例198

9.1 1/100s计时器的功能要求和结构198

9.1.1 1/100s计时器的功能要求198

9.1.2 1/100s计时器的结构设想199

9.2 1/100s计时控制芯片设计199

9.2.1 计时控制芯片的结构200

9.2.2 计时控制芯片的包集合Package_p_stop_watch204

9.2.3 计时控制芯片实体stop_watch描述210

9.2.4 计时控制芯片的构造体描述210

9.2.5 各子结构的描述说明213

第10章 虚拟处理器COMET_chip设计实例216

10.1 COMET_chip处理器基本规格和性能216

10.1.1 COMET_chip的外部特性216

10.1.2 COMET_chip的结构218

10.1.3 处理器的控制221

10.1.4 指令设置221

10.1.5 芯片分割和描述方式226

10.2 包集合comet_package的构成227

10.2.1 包集合comet_package的说明（定义）部分227

10.2.2 包集合comet_package本体描述230

10.3 COMET_chip的各部分模块设计（行为描述）231

10.3.1 rfu（寄存器阵列单元）的设计231

10.3.2 alu（算术逻辑运算单元）的设计235

10.3.3 bsu（循环移位单元）的设计238

10.3.4 miu（存贮器接口单元）的设计243

10.3.5 bcu（总线控制单元）的设计247

10.3.6 mcu（主控单元）的设计249

10.3.7 实体comet的描述257

10.4 COMET_chip的RTL设计264

10.4.1 alu（算术逻辑运算单元）的RTL描述264

10.4.2 bcu（总线控制单元）的RTL描述268

10.4.3 rfu（寄存器阵列单元）的RTL描述269

10.4.4 miu（存贮器接口单元）的RTL描述276

10.4.5 mcu（主控单元）的RTL描述281

附录A VHDL语言文法一览表289

附录B 属性说明300

附录C VHDL标准包集合文件302

附录D 93版和87版VHDL语言的区别333

主要参考文献336