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第1章 绪论1

1.1 EDA的发展历程1

1.2 可编程逻辑器件4

1.2.1 ASIC的分类4

1.2.2 SPLD5

1.2.3 EPLD和CPLD9

1.2.4 FPGA13

1.2.5 FPGA与CPLD的比较18

1.2.6 PLD厂商介绍19

1.3 PLD的设计23

1.3.1 设计方法23

1.3.2 设计流程25

1.3.3 基于IP的设计28

第2章 Altera可编程逻辑器件31

2.1 概述31

2.2 FPGA33

2.2.1 Stratix器件33

2.2.2 StratixⅡ器件38

2.2.3 Cyclone器件44

2.2.4 CycloneⅡ器件46

2.2.5 Stratix GX器件50

2.2.6 StratixⅡGX器件55

2.3 CPLD61

2.3.1 MAX3000A器件61

2.3.2 MAXⅡ器件63

2.4.1 简述67

2.4 结构化ASIC67

2.4.2 HardCopyⅡ器件68

2.5 成熟器件71

2.5.1 FLEX10K系列72

2.5.2 FLEX8000系列74

2.5.3 FLEX6000系列75

2.5.4 ACEX1K系列75

2.5.5 APEX20K系列76

2.5.6 Mercury系列78

2.5.7 Excalibur系列80

2.5.8 MAX9000系列81

2.5.11 Classic系列83

2.6 器件选型指南83

2.5.9 MAX7000系列83

2.5.10 MAX5000系列83

第3章 硬件描述语言92

3.1 硬件描述语言概述92

3.2 VHDL程序的基本结构94

3.2.1 实体说明95

3.2.2 结构体97

3.2.3 配置107

3.2.4 库109

3.2.5 程序包110

3.3.1 标识符111

3.3 VHDL的描述方法111

3.3.2 词法单元112

3.3.3 数据对象115

3.3.4 数据类型119

3.3.5 操作运算符124

3.4 VHDL的常用语句127

3.4.1 并行语句127

3.4.2 顺序语句132

第4章 QuartusⅡ集成环境139

4.1 概述139

4.2 QuartusⅡ的安装140

4.3 QuartusⅡ6.0图形用户界面介绍147

4.3.1 工程导航区148

4.3.2 状态区149

4.3.3 信息区150

4.3.4 工作区151

4.3.5 快捷命令工具条151

4.3.6 菜单命令区153

4.4 设计输入178

4.4.1 功能描述及模块的层次划分179

4.4.2 工程的设计实现180

4.5 配置设计工程的编译约束194

4.5.1 使用Assignment Editor194

4.5.2 使用引脚分配器197

4.5.3 使用Settings对话框198

4.6 综合设计202

4.7 布局布线204

4.7.1 完整的渐进式编译205

4.7.2 分析布局布线结果205

4.7.3 布局布线的优化210

4.8 时序分析214

4.8.1 在QuartusⅡ软件中进行时序分析216

4.8.2 进行前期的时序评估222

4.8.3 查看时序分析结果222

4.8.4 使用第三方EDA工具进行时序分析224

4.9 QuartusⅡ的完整编译224

4.10 仿真226

4.10.1 建立波形输入文件227

4.10.2 设置节点的验证时序228

4.10.3 设置仿真参数229

4.10.4 分析仿真结果230

4.11 基于LogicLock的设计方法231

4.11.1 QuartusⅡ基于模块化的设计流程231

4.11.2 使用LogicLock区域232

4.11.3 在自上而下渐进式编译流程中使用区域逻辑锁234

4.11.4 自下而上的LogicLock流程235

4.11.5 在EDA工具集中使用LogicLock237

4.12 时序逼近237

4.12.1 使用Timing Closure平面布局图237

4.12.2 使用时序优化顾问238

4.12.3 使用网表优化实现时序逼近239

4.12.4 使用LogicLock区域实现时序逼近240

4.12.5 使用渐进式编译实现时序逼近241

4.13 功耗分析241

4.13.1 PowerPlay Power Analyzer241

4.13.2 PowerPlay Early Power Estimator242

4.14 MAX+PLUSⅡ工程转换243

4.14.1 界面风格的转换244

4.14.2 MAX+PLUSⅡ工程转换245

第5章 Altera器件的配置与调试247

5.1 PLD器件测试电路板247

5.2 PLD器件的配置方式247

5.3 下载电缆250

5.3.1 ByteBlasterⅡ并口下载电缆251

5.3.2 ByteBlasterMV并口下载电缆254

5.3.3 MasterBlaster串行／USB通信电缆257

5.3.4 USB-Blaster下载电缆260

5.3.5 EthernetBlaster通信电缆261

5.3.6 ByteBlaster并口下载电缆263

5.3.7 BitBlaster串行下载电缆265

5.4 配置芯片267

5.5 PS模式272

5.5.1 电缆下载272

5.5.2 配置芯片下载281

5.6 JTAG模式290

5.7.1 串行配置器件的在线编程299

5.7 AS模式299

5.7.2 配置芯片下载301

5.8 QuartusⅡ编程器的使用方法304

5.9 调试306

5.9.1 使用SignalTapⅡ逻辑分析仪306

5.9.2 使用SignalProbe信号探针313

5.9.3 使用In-System Memory Content Editor314

5.9.4 使用芯片编辑器315

5.9.5 使用外部逻辑分析仪接口工具317

第6章 QuartusⅡ中的宏模块321

6.1 Megafunction库321

6.1.1 算术运算模块库321

6.1.2 逻辑门库329

6.1.3 I/O模块库332

6.1.4 存储模块库333

6.2 Maxplus2库342

6.2.1 时序电路宏模块342

6.2.2 运算电路宏模块357

6.3 Primitives库364

6.3.1 存储单元库365

6.3.2 逻辑门库366

6.3.3 缓冲器库368

6.3.4 引脚库368

6.3.5 其它模块368

7.1 数的表示方法370

第7章 FPGA设计中的基本问题370

7.1.1 无符号整数371

7.1.2 二进制补码372

7.1.3 无符号小数372

7.1.4 带符号小数的二进制补码373

7.1.5 格雷码374

7.1.6 带符号整数375

7.1.7 偏移二进制补码375

7.1.8 浮点数和块浮点数376

7.1.9 数的定标问题376

7.2 有限字长的影响377

7.3.2 门控时钟378

7.3.1 全局时钟378

7.3 时钟问题378

7.3.3 多级逻辑时钟381

7.3.4 行波时钟382

7.3.5 多时钟系统383

7.3.6 时钟网络问题385

7.4 建立和保持时间386

7.5 冒险现象386

7.6 清零和置位信号389

7.7 信号的延时389

7.8 信号的歪斜392

7.9 流水线操作393

7.10 电路结构与速度之间的关系395

7.11 器件结构与处理算法的匹配397

7.12 器件加密398

7.13 设计文档399

第8章 FPGA电路设计实例400

8.1 m序列产生器400

8.2 任意序列产生器403

8.3 数字相关器405

8.4 汉明距离的电路计算409

8.4.1 计数法410

8.4.2 逻辑函数法410

8.4.3 查找表法411

8.4.4 求和网络法411

8.4.5 组合应用412

8.5 交织编码器416

8.5.1 交织编码的原理416

8.5.2 利用移位寄存器实现交织编码417

8.5.3 利用存储器实现交织编码419

8.6 直接数字频率合成422

8.7 奇偶数分频器427

8.8 串并／并串变换器431

8.9 利用IP Core实现FFT和IFFT变换433

8.10 线性时不变FIR滤波器437

附录A 文件的后缀444

附录B 相关网址检索448

参考文献450