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第一部分 语法基础与基本电路单元设计2

第1章 引言2

1.1 Verilog HDL语言的产生与发展2

1.2设计流程2

1.3 Verilog HDL在电路仿真中的应用4

1.3.1使用Verilog建立电路模型4

1.3.2编写测试代码testbench5

1.4 Verilog HDL在电路综合中的应用6

思考与练习8

第2章 Verilog代码结构9

2.1模块的结构9

2.1.1 Verilog中的标识符9

2.1.2 Verilog中端口和内部变量的定义9

2.1.3注释语句10

2.1.4内部功能描述语句10

2.2电路功能描述方式10

2.2.1数据流描述方式11

2.2.2行为描述方式12

2.2.3结构描述方式16

2.2.4混合描述方式17

思考与练习18

第3章 Verilog中的常量、变量与数据类型19

3.1常量19

3.1.1数值的表示方法19

3.1.2参数型常量20

3.2变量22

3.2.1 wire类型的变量22

3.2.2 reg类型的变量23

3.2.3 integer类型的变量24

3.2.4 memory类型的变量25

3.3块语句与变量的赋值25

3.3.1块语句25

3.3.2阻塞赋值和非阻塞赋值27

思考与练习31

第4章 操作符／运算符32

4.1算术操作符32

4.2关系操作符35

4.3相等关系操作符36

4.4逻辑操作符37

4.5按位操作符38

4.6缩位（归约）操作符39

4.7移位操作符41

4.8条件操作符41

4.9并位（位拼接）操作符42

4.10操作符的优先级44

思考与练习45

第5章 条件语句与循环语句47

5.1 if-else语句47

5.1.1 if-else语句的语法结构47

5.1.2 if-else语句与锁存器51

5.2 case，casez和casex语句52

5.2.1 case语句52

5.2.2 casez和casex语句54

5.2.3 case语句与锁存器55

5.3循环语句58

5.3.1 forever循环语句58

5.3.2 repeat循环语句58

5.3.3 while循环语句59

5.3.4 for循环语句59

思考与练习61

第6章 任务与函数63

6.1任务63

6.1.1任务定义63

6.1.2任务调用63

6.1.3任务定义与调用举例64

6.2函数68

6.2.1函数的定义68

6.2.2函数的调用68

6.2.3函数定义与调用举例69

6.3任务与函数的异同小结70

思考与练习70

第7章 用户定义的原语71

7.1 UDP的定义71

7.2组合电路UDP71

7.3时序电路UDP72

第8章 状态机73

8.1引言73

8.2设计风格174

8.3设计风格279

8.4设计风格384

8.5状态机编码方式：二进制编码和独热编码90

思考与练习90

第9章 系统任务与编译预处理91

9.1与仿真相关的系统任务91

9.1.1 $display和$write91

9.1.2 $monitor和$strobe93

9.1.3 $time和$realtime94

9.1.4 $finish和$stop94

9.1.5 $readmemh和$readmemb95

9.1.6 $random96

9.2与波形和定时检查相关的系统任务97

9.3编译预处理语句100

9.3.1宏定义｀define100

9.3.2文件包含处理102

9.3.3仿真时间标度｀timescale104

9.4条件编译命令104

思考与练习105

第10章 常用基本电路单元设计106

10.1 Verilog代码的综合106

10.2算术逻辑单元107

10.3并／串变换电路108

10.4简单自动售货机控制电路110

10.5 7段数码显示器控制电路112

10.6 逐级进位和超前进位加法器115

10.6.1逐级进位加法器实现方法115

10.6.2超前进位加法器116

10.7同步FIFO的设计121

思考与练习125

第二部分 系统设计与验证128

第11章 静态定时分析、时钟域与同步化设计128

11.1前仿真与后仿真128

11.2静态定时分析129

11.2.1静态定时分析与门延迟129

11.2.2时钟抖动对静态定时分析的影响132

11.2.3时钟偏移对静态定时分析的影响133

11.3时钟域与同步化设计134

11.3.1同步器结构135

11.3.2时钟域的划分136

11.3.3单一跨时钟域信号的有效传递137

11.3.4多个跨时钟域信号的有效传递138

11.4采用异步FIFO进行时钟域隔离139

11.4.1异步FIFO的电路结构139

11.4.2格雷码计数器140

11.4.3 AFIFO的设计与应用143

11.5通过高速采样实现异步信号的同步化设计147

思考与练习148

第12章 Verilog设计验证技术149

12.1电路验证的基本概念149

12.2验证的全面性与代码覆盖率分析150

12.3随机化测试154

12.4定时验证159

12.5自动测试testbench161

12.5.1以太网桥接器的工作原理162

12.5.2电路的模块级验证163

12.5.3电路的系统级验证165

思考与练习169

第13章 典型复杂电路设计与分析170

13.1乘法器170

13.1.1串-并型乘法器170

13.1.2并行乘法器173

13.1.3使用“*”实现乘法器175

13.2除法器175

13.2.1除法电路的算法175

13.2.2 Verilog HDL除法器的实现176

13.3数字滤波器179

13.4检错码编码电路182

思考与练习187

第14章 通信系统中的异步复用电路188

14.1同步复用电路188

14.2异步复用电路189

14.2.1异步复用的基本概念189

14.2.2正码速调整190

14.2.3全同步设计方法191

第15章 通用异步收发器的设计与验证202

15.1通用异步收发器规范202

15.2电路结构设计202

15.3 UART控制电路模块代码设计与分析205

15.4 UART发送电路模块代码设计与仿真分析208

15.5 UART接收电路模块代码设计与仿真分析211

15.6系统仿真215

15.7 UART自动测试testbench217

第16章 Viterbi译码器电路221

16.1卷积码编码器的工作原理221

16.2 Viterbi译码器的工作原理222

16.2.1分支度量单元的设计222

16.2.2 ACS单元的设计222

16.2.3幸存路径信息存储和回溯单元的设计223

16.3 Viterbi译码器电路实现224

附录A 可编程逻辑器件229

附录B ModeISim SE使用指南237

附录C Xilinx ISE+ModeISim使用指南242

附录D Altera Quartus II+Synplify Pro+ModelSim使用指南251

附录E Verilog（IEEE Std-1364-1995）关键字256

参考文献257