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第1章 EDA技术概述1

1.1 EDA技术及其发展1

1.2 Top-down设计与IP核复用4

1.2.1 Top-down设计4

1.2.2 Bottom-up设计5

1.2.3 IP复用技术与SoC5

1.3 数字设计的流程7

1.3.1 设计输入7

1.3.2 综合9

1.3.3 布局布线9

1.3.4 仿真10

1.3.5 编程配置10

1.4 常用的EDA软件工具10

1.5 EDA技术的发展趋势14

习题115

第2章 FPGA/CPLD器件16

2.1 PLD器件概述16

2.1.1 PLD器件的发展历程16

2.1.2 PLD器件的分类17

2.2 PLD的基本原理与结构19

2.2.1 PLD器件的基本结构19

2.2.2 PLD电路的表示方法20

2.3 低密度PLD的原理与结构21

2.4 CPLD的原理与结构26

2.4.1 宏单元结构26

2.4.2 典型CPLD的结构27

2.5 FPGA的原理与结构30

2.5.1 查找表结构30

2.5.2 典型FPGA的结构32

2.6 FPGA/CPLD的编程元件37

2.7 边界扫描测试技术41

2.8 FPGA/CPLD的编程与配置43

2.8.1 在系统可编程43

2.8.2 CPLD器件的编程44

2.8.3 FPGA器件的配置44

2.9 FPGA/CPLD器件概述50

2.10 FPGA/CPLD的发展趋势54

习题255

第3章 Quartus Ⅱ集成开发工具56

3.1 Quartus Ⅱ原理图设计56

3.1.1 半加器原理图设计输入56

3.1.2 编译与仿真60

3.1.3 1位全加器编译与仿真64

3.2 Quartus Ⅱ的优化设置65

3.2.1 分析与综合设置65

3.2.2 优化布局布线67

3.2.3 设计可靠性检查72

3.3 Quartus Ⅱ的时序分析73

3.3.1 时序设置与分析73

3.3.2 时序逼近75

3.4 基于宏功能模块的设计77

3.4.1 乘法器模块77

3.4.2 除法器模块81

3.4.3 计数器模块83

3.4.4 常数模块85

3.4.5 锁相环模块86

3.4.6 存储器模块89

3.4.7 其他模块93

习题396

第4章 Verilog设计初步102

4.1 Verilog简介102

4.2 Verilog模块的结构103

4.3 Verilog基本组合电路设计107

4.3.1 用Verilog设计基本组合电路107

4.3.2 用Verilog设计加法器107

4.4 Verilog基本时序电路设计110

4.4.1 用Verilog设计触发器110

4.4.2 用Verilog设计计数器111

4.5 Synplify Pro综合器113

4.6 Synplify综合器118

习题4120

第5章 Verilog语法与要素121

5.1 Verilog语言要素121

5.2 常量122

5.2.1 整数（Integer）122

5.2.2 实数（Real）124

5.2.3 字符串（Strings）124

5.3 数据类型125

5.3.1 net型125

5.3.2 variable型126

5.4 参数128

5.5 向量130

5.6 运算符132

习题5136

第6章 Verilog行为语句137

6.1 过程语句137

6.1.1 always过程语句138

6.1.2 initial过程语句141

6.2 块语句142

6.2.1 串行块begin-end142

6.2.2 并行块fork-join143

6.3 赋值语句144

6.3.1 持续赋值与过程赋值144

6.3.2 阻塞赋值与非阻塞赋值145

6.4 条件语句146

6.4.1 if-else语句147

6.4.2 case语句148

6.5 循环语句152

6.5.1 for语句153

6.5.2 repeat、while、forever语句154

6.6 编译指示语句156

6.7 任务与函数157

6.7.1 任务（task）157

6.7.2 函数（function）160

6.8 顺序执行与并发执行163

习题6164

第7章 Verilog设计的层次与风格166

7.1 Verilog设计的层次166

7.2 门级结构描述166

7.2.1 Verilog HDL内置门元件167

7.2.2 门级结构描述169

7.3 行为描述170

7.4 数据流描述171

7.5 不同描述风格的设计172

7.5.1 半加器设计172

7.5.2 1位全加器设计173

7.5.3 4位加法器设计175

7.6 多层次结构电路的设计176

7.7 基本组合电路设计178

7.7.1 门电路178

7.7.2 编译码器178

7.7.3 其他组合电路180

7.8 基本时序电路设计181

7.8.1 触发器181

7.8.2 锁存器与寄存器181

7.8.3 计数器与串并转换器183

7.8.4 简易微处理器184

7.9 三态逻辑设计186

7.10 RAM存储器设计188

7.11 FIFO缓存器设计190

7.11.1 用参数化模块库定制FIFO191

7.11.2 用Verilog描述FIFO193

习题7194

第8章 Verilog有限状态机设计195

8.1 有限状态机195

8.2 有限状态机的Verilog描述197

8.2.1 用三个过程进行描述198

8.2.2 用两个过程描述199

8.2.3 单过程描述方式201

8.3 状态编码203

8.3.1 常用的编码方式203

8.3.2 状态编码的定义207

8.4 有限状态机设计要点209

8.4.1 复位和起始状态的选择209

8.4.2 多余状态的处理209

8.5 用状态机设计流水灯211

8.6 状态机A/D采样控制电路212

习题8214

第9章 Verilog设计进阶215

9.1 加法器设计215

9.1.1 级连加法器215

9.1.2 数据流描述的加法器216

9.1.3 超前进位加法器217

9.1.4 流水线加法器218

9.2 乘法器设计219

9.2.1 并行乘法器219

9.2.2 移位相加乘法器221

9.2.3 加法树乘法器224

9.2.4 查找表乘法器225

9.3 乘累加器225

9.4 奇数分频与小数分频227

9.4.1 奇数分频227

9.4.2 半整数分频与小数分频228

9.5 数字跑表231

9.6 实用多功能数字钟234

9.7 字符液晶显示控制243

9.7.1 字符液晶H1602B243

9.7.2 用状态机实现字符显示控制246

9.8 VGA图像的显示与控制250

9.8.1 DE2-70的VGA显示电路250

9.8.2 VGA图像显示原理与时序251

9.8.3 VGA图像显示与控制的实现254

9.9 点阵式液晶显示控制259

9.10 乐曲演奏电路264

9.11 异步串行接口（UART）设计270

9.11.1 UART传输协议270

9.11.2 UART接口设计271

习题9275

第10章 Verilog设计的优化278

10.1 设计的可综合性278

10.2 流水线设计技术280

10.3 资源共享284

10.4 过程286

10.5 阻塞赋值与非阻塞赋值288

10.6 FPGA设计中毛刺的消除292

习题10294

第11章 Verilog仿真与验证295

11.1 系统任务与系统函数295

11.2 用户自定义元件299

11.2.1 组合电路UDP元件300

11.2.2 时序逻辑UDP元件302

11.3 延时模型的表示304

11.3.1 时间标尺定义timescale304

11.3.2 延时的表示与延时说明块305

11.4 测试平台306

11.5 ModelSim仿真实例309

11.5.1 图形界面仿真方式310

11.5.2 命令行仿真方式314

11.6 数字电路的仿真315

11.6.1 组合电路的仿真315

11.6.2 时序电路的仿真317

习题11318

第12章 Verilog语言的发展319

12.1 Verilog—2001语法结构319

12.1.1 语法结构的扩展与增强319

12.1.2 设计管理325

12.1.3 系统任务和系统函数的扩展327

12.1.4 VCD文件的扩展330

12.2 Verilog—2002语法结构331

12.2.1 硬件单元建模332

12.2.2 属性335

12.2.3 编程语言接口339

习题12340

第13章 通信与信号处理设计实例341

13.1 m序列发生器341

13.1.1 m序列的原理与性质341

13.1.2 m序列产生器设计343

13.2 Gold码345

13.2.1 Gold码的原理与性质345

13.2.2 Gold码产生器设计346

13.3 CRC校验码348

13.4 FSK解调350

13.5 数字过零检测与等精度频率测量352

13.5.1 数字过零检测法353

13.5.2 等精度频率测量354

13.6 QPSK调制器的FPGA实现357

13.7 FIR数字滤波器360

13.8 FPGA信号处理基础及浮点计算实例364

13.8.1 定点数的表示法364

13.8.2 浮点数的表示法365

13.8.3 定点数到浮点数的格式转换367

13.8.4 浮点数乘法369

13.8.5 浮点数加法372

13.8.6 浮点数除法375

习题13377

附录A Verilog HDL（IEEE Std 1364—1995）关键字378

附录B Verilog HDL（1EEE Std 1364—2001）关键字379

附录C DE2系统介绍380

附录D DE2—70系统介绍386

附录E 有关术语与缩略语393

参考文献398