图书介绍

Verilog HDL语言及数字系统设计【2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载】

李景华，杜玉远主编著
出版社：北京：国防工业出版社
ISBN：9787118079036
出版时间：2012
标注页数：252页
文件大小：20MB
文件页数：262页
主题词：VHDL语言－程序设计

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图书目录

第1章可编程逻辑器件和EDA技术1

1.1 EDA技术的主要特征1

1.2 EDA技术的设计方法3

1.3 可编程逻辑器件简介4

1.3.1 从ASIC到FPGA/CPLD4

1.3.2 CPLD器件6

1.3.3 FPGA器件12

1.4 可编程逻辑器件的设计24

1.4.1 可编程逻辑器件的设计流程24

1.4.2 Xilinx公司的ISE开发工具概述26

1.4.3 Altera公司的Quartus Ⅱ开发工具概述27

1.4.4 Latice公司的IspLever开发工具概述28

1.5 可编程逻辑器件的选型29

1.5.1 选择CPLD的方法29

1.5.2 选择FPGA的方法30

1.6 IP核简介31

1.7 EDA技术的发展趋势33

1.7.1 可编程逻辑器件的发展趋势33

1.7.2 EDA软件开发工具的发展趋势33

1.7.3 设计输入方式的发展趋势34

第2章 Verilog HDL36

2.1 Verilog HDL基本概念36

2.1.1 Verilog HDL简介36

2.1.2 Verilog HDL模块的概念及结构36

2.1.3 Verilog模块的测试与验证39

2.2 Verilog HDL的基本要素42

2.2.1 数据类型42

2.2.2 运算符44

2.2.3 编译指令48

2.3 行为描述50

2.3.1 行为描述的基本概念和结构50

2.3.2 结构说明语句52

2.3.3 过程赋值语句53

2.3.4 条件语句和循环语句54

2.3.5 任务和函数58

2.4 数据流描述60

2.4.1 数据流描述的基本概念和结构60

2.4.2 连续赋值语句61

2.5 结构描述62

2.5.1 结构描述的概念及方式62

2.5.2 开关级建模62

2.5.3 门级建模63

第3章典型Verilog HDL的设计实例65

3.1 组合逻辑电路的设计65

3.1.1 逻辑门电路的设计65

3.1.2 常用编码器的设计67

3.1.3 常用译码器的设计70

3.1.4 数据选择器的设计72

3.1.5 数据分配器的设计74

3.1.6 数值比较器的设计75

3.1.7 算术运算单元电路的设计77

3.2 时序逻辑电路的设计79

3.2.1 常用触发器的设计80

3.2.2 常用数码寄存器的设计81

3.2.3 常用计数器的设计84

3.3 有限状态机的设计86

3.3.1 有限状态机的建模86

3.3.2 状态编码89

3.3.3 Mealy型状态机的设计91

3.3.4 Moore型状态机的设计94

3.4 存储器的设计97

3.4.1 只读存储器的设计97

3.4.2 随机存储器的设计99

3.4.3 顺序存取存储器的设计100

第4章典型数字系统的分析与设计102

4.1 数字系统概述102

4.2 数码管动态显示扫描电路原理及设计102

4.2.1 数码管动态显示扫描电路原理102

4.2.2 采用Verilog HDL描述的动态显示扫描电路104

4.3 乘法器的原理及设计106

4.3.1 乘法器的工作原理106

4.3.2 采用Verilog HDL描述的乘法器108

4.4 除法器的原理及设计方法110

4.4.1 除法器的工作原理110

4.4.2 用Verilog HDL描述的除法器112

4.5 简易CPU的工作原理及设计方法115

4.5.1 简易CPU的工作原理115

4.5.2 采用Verilog HDL描述的ALU118

4.6 交通信号灯控制器的原理及设计123

4.6.1 交通信号灯控制器的原理123

4.6.2 交通信号灯的Verilog HDL描述125

4.7 数字频率计的原理及设计130

4.7.1 数字频率计的原理130

4.7.2 数字频率计的Verilog HDL描述132

4.8 数字信号发生器的原理及设计136

4.8.1 数字信号发生器的原理136

4.8.2 数字信号发生器的Verilog HDL描述138

第5章 RISC处理器的设计144

5.1 支持RISC处理器的器件144

5.1.1 Cyclone系列FPGA器件144

5.1.2 Cyclone Ⅱ系列FPGA器件148

5.1.3 Cyclone Ⅲ系列FPGA器件155

5.1.4 Stratix Ⅱ系列FPGA器件157

5.1.5 Stratix Ⅱ GX系列FPGA器件162

5.2 RISC处理器的原理165

5.2.1 RISC处理器的特性165

5.2.2 ALU的工作原理166

5.2.3 寄存器组167

5.2.4 总线接口单元168

5.2.5 流水线结构168

5.2.6 中断系统169

5.2.7 存储器地址分配170

5.2.8 RISC处理器的总线时序171

5.2.9 RISC处理器引脚173

5.3 RISC处理器指令系统174

5.3.1 RISC处理器指令格式174

5.3.2 RISC处理器指令集174

5.4 RISC处理器的设计175

5.4.1 RISC处理器主程序175

5.4.2 RISC处理器ALU的设计179

5.4.3 RISC处理器寄存器组及总线接口的设计185

5.4.4 RISC处理器控制器的设计194

第6章 Quartus Ⅱ10.1开发系统209

6.1 Quartus Ⅱ 10.1开发系统简介209

6.1.1 Quartus Ⅱ 10.1开发系统的特性209

6.1.2 Quartus Ⅱ 10.1开发系统的安装210

6.1.3 Quartus Ⅱ 10.1开发系统的软件许可配置213

6.1.4 Quartus Ⅱ 10.1开发系统的设计流程215

6.2 设计输入215

6.2.1 建立设计工程216

6.2.2 原理图设计文件219

6.2.3 VHDL设计文件222

6.2.4 设计约束文件223

6.3 综合与编程225

6.3.1 综合参数控制225

6.3.2 RTL查看器和状态机查看器227

6.3.3 渐进式综合228

6.3.4 多样化编程234

6.4 设计仿真235

6.4.1 仿真波形文件236

6.4.2 仿真238

6.5 SignalTap Ⅱ逻辑分析器239

6.5.1 设置和运行SignalTap Ⅱ逻辑分析器239

6.5.2 渐进式编译使用SignalTap Ⅱ逻辑分析器242

6.5.3 分析SignalTap Ⅱ数据242

6.6 设计实例242

6.6.1 建立设计工程243

6.6.2 建立源文件244

6.6.3 编译设计246

6.6.4 引脚锁定247

6.6.5 仿真设计248

6.6.6 编程和配置251

参考文献252