高等学校电子信息类专业系列教材 EDA原理及Verilog HDL实现 从晶体管、门电路到Xilinx Vivado的数字系统设计【2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载】

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第1章 数字逻辑基础1

1.1 数字逻辑的发展史1

1.2 开关系统4

1.2.1 0和1的概念5

1.2.2 开关系统的优势5

1.2.3 晶体管作为开关6

1.2.4 半导体物理器件7

1.2.5 半导体逻辑电路9

1.2.6 逻辑电路符号描述12

1.3 半导体数字集成电路16

1.3.1 集成电路的发展16

1.3.2 集成电路构成16

1.3.3 集成电路版图17

1.4 基本逻辑门电路分析19

1.4.1 基本逻辑门电路的描述19

1.4.2 逻辑门电路的传输特性23

1.4.3 基本逻辑门集成电路28

1.4.4 不同工艺逻辑门的连接29

1.5 逻辑代数理论31

1.5.1 逻辑代数中运算关系31

1.5.2 逻辑函数表达式33

1.6 逻辑表达式的化简36

1.6.1 使用运算律化简逻辑表达式37

1.6.2 使用卡诺图化简逻辑表达式40

1.6.3 不完全指定逻辑功能的化简43

1.6.4 输入变量的卡诺图表示45

1.7 毛刺产生及消除51

1.8 数字码制表示和转换53

1.8.1 数字码制表示53

1.8.2 数字码制转换55

1.9 组合逻辑电路57

1.9.1 编码器58

1.9.2 译码器59

1.9.3 码转换器62

1.9.4 数据选择器63

1.9.5 数据比较器65

1.9.6 加法器67

1.9.7 减法器70

1.9.8 加法器/减法器74

1.9.9 乘法器76

1.10 时序逻辑电路77

1.10.1 时序逻辑电路类型78

1.10.2 时序逻辑电路特点78

1.10.3 基本SR锁存器80

1.10.4 同步SR锁存器80

1.10.5 D锁存器81

1.10.6 D触发器82

1.10.7 其他触发器84

1.10.8 普通寄存器88

1.10.9 移位寄存器88

1.10.10 存储器89

1.11 有限自动状态机89

1.11.1 有限自动状态机原理90

1.11.2 状态图表示及实现91

1.11.3 三位计数器93

第2章 可编程逻辑器件工艺和结构96

2.1 可编程逻辑器件的发展历史96

2.2 可编程逻辑器件工艺97

2.3 简单可编程逻辑器件结构100

2.3.1 PROM原理及结构100

2.3.2 PAL原理及结构100

2.3.3 PLA原理及结构100

2.4 CPLD原理及结构102

2.4.1 功能块102

2.4.2 宏单元103

2.4.3 快速连接矩阵104

2.4.4 输入输出块104

2.5 FPGA原理及结构105

2.5.1 查找表结构及功能106

2.5.2 可配置的逻辑块107

2.5.3 时钟资源108

2.5.4 时钟管理模块111

2.5.5 块存储器资源113

2.5.6 互联资源115

2.5.7 专用的DSP模块116

2.5.8 输入和输出块117

2.5.9 吉比特收发器118

2.5.10 PCI-E模块119

2.5.11 XADC模块120

2.6 CPLD和FPGA比较121

2.7 Xilinx可编程逻辑器件122

2.7.1 Xilinx CPLD芯片介绍122

2.7.2 Xilinx FPGA芯片介绍123

2.7.3 Xilinx PROM芯片介绍124

第3章 Vivado集成开发环境IP核设计流程128

3.1 IP的基本概念128

3.1.1 IP核来源129

3.1.2 IP核的提供方式129

3.1.3 IP核优化130

3.2 Vivado工具设计流程131

3.3 Vivado IP数字系统的设计与实现133

3.3.1 建立新的设计工程133

3.3.2 修改工程设置属性135

3.3.3 创建块设计136

3.3.4 生成设计输出文件140

3.4 XDC文件原理及添加方法140

3.4.1 XDC的特性140

3.4.2 约束文件的使用方法141

3.4.3 约束顺序141

3.4.4 XDC约束命令142

3.4.5 添加XDC文件143

3.5 查看综合后的结果145

3.6 查看实现后的结果146

3.7 生成和下载比特流文件147

3.7.1 生成比特流文件147

3.7.2 下载比特流文件147

3.8 生成和下载PROM文件149

第4章 Vivado集成开发环境Verilog HDL设计流程152

4.1 创建新的设计工程152

4.2 创建并添加一个新的设计文件155

4.3 RTL详细描述和分析158

4.3.1 详细描述的原理158

4.3.2 详细描述的过程158

4.4 设计综合和分析160

4.4.1 综合过程的关键问题160

4.4.2 执行设计综合160

4.4.3 综合报告的查看163

4.5 设计行为级仿真164

4.6 创建实现约束文件XDC167

4.6.1 实现约束的原理167

4.6.2 I/O规划器功能167

4.6.3 实现约束过程168

4.7 设计实现和分析171

4.7.1 设计实现原理171

4.7.2 设计实现及分析172

4.8 设计时序仿真174

4.9 生成并下载比特流文件175

4.9.1 生成比特流文件175

4.9.2 下载比特流文件到FPGA175

4.10 生成并烧写PROM文件176

第5章 Verilog HDL语言规范179

5.1 Verilog HDL语言发展179

5.2 Verilog HDL程序结构180

5.2.1 模块声明181

5.2.2 模块端口定义181

5.2.3 逻辑功能定义182

5.3 Verilog HDL描述方式184

5.3.1 行为级描述方式184

5.3.2 数据流描述方式185

5.3.3 结构级描述方式186

5.3.4 开关级描述方式187

5.4 Verilog HDL语言要素188

5.4.1 注释188

5.4.2 间隔符188

5.4.3 标识符189

5.4.4 关键字189

5.4.5 系统任务和函数189

5.4.6 编译器命令190

5.4.7 运算符190

5.4.8 数字190

5.4.9 字符串193

5.4.10 属性194

5.5 Verilog HDL数据类型195

5.5.1 值的集合195

5.5.2 网络和变量196

5.5.3 向量196

5.5.4 强度197

5.5.5 隐含声明198

5.5.6 网络类型198

5.5.7 寄存器类型202

5.5.8 整数、实数、时间和实时时间202

5.5.9 数组203

5.5.10 参数204

5.5.11 Verilog HDL命名空间206

5.6 Verilog HDL表达式207

5.6.1 操作符207

5.6.2 操作数216

5.6.3 延迟表达式219

5.6.4 表达式的位宽219

5.6.5 有符号表达式221

5.6.6 分配和截断222

5.7 Verilog HDL分配222

5.7.1 连续分配223

5.7.2 过程分配225

5.8 Verilog HDL门级和开关级描述226

5.8.1 门和开关声明226

5.8.2 逻辑门229

5.8.3 输出门230

5.8.4 三态门230

5.8.5 MOS开关232

5.8.6 双向传输开关233

5.8.7 CMOS开关233

5.8.8 pull门234

5.8.9 逻辑强度建模234

5.8.10 组合信号的强度和值235

5.8.11 通过非电阻器件的强度降低242

5.8.12 通过电阻器件的强度降低243

5.8.13 网络类型强度244

5.8.14 门和网络延迟244

5.9 Verilog HDL用户自定义原语247

5.9.1 UDP定义247

5.9.2 组合电路UDP248

5.9.3 电平触发的时序UDP249

5.9.4 边沿触发的时序电路UDP250

5.9.5 初始化状态寄存器250

5.9.6 UDP例化252

5.9.7 边沿触发和电平触发的混合行为252

5.10 Verilog HDL行为描述语句253

5.10.1 过程语句253

5.10.2 过程连续分配258

5.10.3 条件语句260

5.10.4 case语句261

5.10.5 循环语句263

5.10.6 过程时序控制265

5.10.7 语句块269

5.10.8 结构化的过程271

5.11 Verilog HDL任务和函数272

5.11.1 任务和函数的区别272

5.11.2 任务和任务使能273

5.11.3 禁止命名的块和任务275

5.11.4 函数和函数调用277

5.12 Verilog HDL层次化结构280

5.12.1 模块和模块例化280

5.12.2 覆盖模块参数值280

5.12.3 端口284

5.12.4 生成结构289

5.12.5 层次化的名字297

5.12.6 向上名字引用299

5.12.7 范围规则300

5.13 Verilog HDL设计配置301

5.13.1 配置格式301

5.13.2 库302

5.13.3 配置例子303

5.13.4 显示库绑定信息304

5.13.5 库映射例子305

5.14 Verilog HDL指定块306

5.14.1 模块路径声明306

5.14.2 为路径分配延迟311

5.14.3 混合模块延迟和分布式延迟314

5.14.4 驱动布线逻辑314

5.14.5 脉冲过滤行为的控制315

5.15 Verilog HDL时序检查320

5.15.1 使用稳定窗口检查时序320

5.15.2 用于时钟和控制信号的时序检查322

5.15 3边沿控制符327

5.15.4 提示符：用户定义对时序冲突的响应327

5.15.5 使能有条件的时序检查332

5.15.6 向量信号的时序检查332

5.15.7 负时序检查332

5.16 Verilog HDL SDF逆向注解334

5.16.1 映射SDF结构到Verilog334

5.16.2 多个注解339

5.16.3 多个SDF文件340

5.16.4 脉冲限制注解340

5.16.5 SDF到Verilog延迟值映射341

5.17 Verilog HDL系统任务和函数341

5.17.1 显示任务341

5.17.2 文件输入-输出系统任务和函数347

5.17.3 时间标度系统任务354

5.17.4 仿真控制任务356

5.17.5 可编程逻辑阵列建模系统任务356

5.17.6 随机分析任务359

5.17.7 仿真时间函数361

5.17.8 转换函数362

5.17.9 概率分布函数363

5.17.10 命令行输入364

5.17.11 数学函数367

5.18 Verilog HDL的VCD文件368

5.18.1 四态VCD文件的创建368

5.18.2 四态VCD文件的格式371

5.18.3 扩展VCD文件的创建375

5.18.4 扩展VCD文件的格式377

5.19 Verilog HDL编译器指令381

5.19.1 ′celldefine和＇endcelldefine381

5.19.2 ′default＿nettype381

5.19.3 ′define和＇undef382

5.19.4 ′ifdef、′else、′elsif、′endif和＇ifndef383

5.19.5 ′include385

5.19.6 ′resetall386

5.19.7 ′line386

5.19.8 ′timescale386

5.19.9 ′unconnected＿drive和＇nounconnected＿drive387

5.19.10 ′pragma388

5.19.11 ′begin＿keywords和＇end＿keyword388

5.20 Verilog HDL编程语言接口PLI388

5.20.1 Verilog HDL PLI发展过程388

5.20.2 Verilog HDL PLI提供的功能389

5.20.3 Verilog HDL PLI原理389

5.20.4 Verilog HDL VPI工作原理392

5.21 Verilog HDL（IEEE 1364—2005）关键字列表394

第6章 基本数字逻辑单元Verilog HDL描述395

6.1 组合逻辑电路的Verilog HDL描述395

6.1.1 逻辑门的Verilog HDL描述395

6.1.2 编码器的Verilog HDL描述396

6.1.3 译码器的Verilog HDL描述396

6.1.4 多路选择器的Verilog HDL描述398

6.1.5 数字比较器的Verilog HDL描述399

6.1.6 总线缓冲器的Verilog HDL描述400

6.2 数据运算操作的Verilog HDL描述401

6.2.1 加法操作的Verilog HDL描述401

6.2.2 减法操作的Verilog HDL描述401

6.2.3 乘法操作的Verilog HDL描述402

6.2.4 除法操作的Verilog HDL描述402

6.2.5 算术逻辑单元的Verilog HDL描述402

6.3 时序逻辑电路的Verilog HDL描述404

6.3.1 触发器和锁存器的Verilog HDL描述404

6.3.2 计数器的Verilog HDL描述407

6.3.3 移位寄存器的Verilog HDL描述410

6.3.4 脉冲宽度调制PWM的Verilog HDL描述415

6.4 存储器的Verilog HDL描述417

6.4.1 ROM的Verilog HDL描述417

6.4.2 RAM的Verilog HDL描述418

6.5 有限自动状态机的Verilog HDL描述419

6.5.1 FSM设计原理419

6.5.2 FSM的分类及描述421

第7章 Verilog HDL数字系统设计和实现430

7.1 设计所用外设的原理430

7.1.1 LED灯驱动原理430

7.1.2 开关驱动原理431

7.1.3 七段数码管驱动原理431

7.1.4 VGA显示器原理433

7.1.5 通用异步接收发送器原理438

7.2 系统设计原理440

7.3 创建新的设计工程441

7.4 Verilog HDL数字系统设计流程442

7.4.1 设计分频时钟模块2442

7.4.2 设计和仿真计数器模块443

7.4.3 设计顶层模块446

7.4.4 设计和例化分频时钟模块1453

7.4.5 设计七段数码管模块455

7.4.6 设计和例化分频时钟模块3462

7.4.7 设计和例化通用异步收发器模块465

7.4.8 设计和例化分频时钟模块4470

7.4.9 设计和例化VGA控制器模块473

第8章 创建和封装用户IP设计与实现481

8.1 Vivado定制IP流程导论481

8.2 封装用户定义IP核设计流程482

8.2.1 创建新的封装IP设计工程482

8.2.2 添加Verilog HDL设计源文件482

8.2.3 设置定制IP的库名和目录483

8.2.4 封装定制IP的实现484

8.3 调用用户自定义IP实现流程488

8.3.1 创建新的调用IP工程488

8.3.2 设置包含调用IP的路径489

8.3.3 创建基于IP的系统489

8.4 系统行为级仿真491

8.5 系统设计综合493

8.6 系统实现和验证494

第9章 Vivado调试工具原理及实现496

9.1 设计调试原理和方法496

9.2 FIFO IP的生成和调用498

9.2.1 创建新的工程498

9.2.2 添加FIFO IP核498

9.2.3 添加顶层设计文件500

9.2.4 添加XDC文件502

9.3 网表插入调试探测流程方法及实现505

9.3.1 网表插入调试探测流程的方法505

9.3.2 网表插入调试探测流程的实现506

9.4 使用添加Verilog HDL属性调试探测流程511

9.5 使用Verilog HDL例化调试核调试探测流程512

第10章 数字系统高级设计方法516

10.1 数字系统设计目标516

10.2 时序的基本概念517

10.2.1 基本术语517

10.2.2 时序路径517

10.2.3 建立和保持松弛518

10.2.4 去除和恢复检查519

10.3 逻辑复制和复用520

10.3.1 逻辑复制520

10.3.2 逻辑复用521

10.4 并行和流水线523

10.4.1 并行设计523

10.4.2 流水线设计524

10.5 同步和异步单元处理526

10.5.1 同步单元处理526

10.5.2 异步单元处理529

10.6 逻辑结构处理530

10.6.1 逻辑结构设计方法530

10.6.2 if和case语句的使用532

第11章 数模混合系统设计535

11.1 模数转换器原理535

11.1.1 模数转换器的参数535

11.1.2 模数转换器的类型536

11.2 数模转换器原理538

11.2.1 数模转换器的参数539

11.2.2 数模转换器的类型539

11.3 基于XADC的信号采集和处理原理及实现540

11.3.1 XADC模块原理541

11.3.2 XADC原语542

11.3.3 1602模块原理545

11.3.4 信号采集、处理和显示的实现550

11.4 基于DAC的信号发生器的设计原理及实现561

11.4.1 D/A转换器工作原理561

11.4.2 函数信号产生原理564

11.4.3 设计实现564