精通Verilog HDL IC设计核心技术实例详解【2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载】

精通Verilog HDL IC设计核心技术实例详解PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

第1章 设计方法概论（Design Methodology Introduction）1

1.1 Verilog HDL硬件设计语言1

1.2　设计流程（Design Flow）4

1.2.1 设计规格阶段（Design Specification）5

1.2.2 架构与设计划分阶段（Architecture Design Partition）6

1.2.3 编程与测试环境设计阶段（RTL Coding Test Bench）6

1.2.4　集成和仿真阶段（Integration Simulation）7

1.2.5　综合阶段（Synthesis）8

1.2.6 布局前仿真阶段（Pre-Layout Simulation）9

1.2.7 布局与布线阶段（Auto Placement Route,AP R）9

1.2.8　布局后仿真／静态时序分析／形式验证阶段（Post-Sim/STA/Formal Verification）10

1.2.9 DRC/LVS检查阶段11

1.2.10 Design Sign-off阶段11

1.2.11 手动修正（Engineering Change Order,ECO）11

1.3　程序设计风格（Coding Style）12

1.4　综合（Synthesis）15

1.4.1 不可综合的Verilog HDL描述15

1.4.2　不可综合的运算符15

1.4.3 操作条件（Operating Condition）16

1.4.4 Setup Time Hold Time16

1.4.5　元件库（Library）17

1.4.6 时序约束（Timing Constraints）18

1.4.7　时钟信号综合（Synthesis for Clock）19

1.4.8　线路负载模型（Wire Load Model）19

1.4.9　设计规则检查（Design Rule Check,DRC）20

1.4.10　综合的原则20

1.4.11　综合扫描电路（Scan Synthesis）22

1.5 布局与布线（Auto Placement Route,AP R）23

1.5.1　布局的概念23

1.5.2 Floorplan25

1.5.3 Cut Scan Chain26

1.5.4 Pre-Placement Optimization27

1.5.5 Placement27

1.5.6 Placement Optimization27

1.5.7 CTS（Clock Tree Synthesis）27

1.5.8 Connect Scan Chain29

1.5.9 Post Placement CTS Optimization29

1.5.10 Route29

1.5.11 Chip Utilization29

1.5.12 PAD Limited Core Limited29

1.6 标准延迟（Standard Delay Format,SDF）文件30

1.6.1　线路延迟（Interconnect Delay）31

1.6.2　元件延迟（Cell Delay）32

1.7 现场可编程门阵列（Field Programming Gate Array,FPGA）33

1.8 结构化ASIC（Structural ASIC）34

1.9　测试36

1.9.1 良率（Yield Rate）／缺陷比例（Defect Levels）36

1.9.2　测试的阶段37

1.9.3　瑕疵（Fault）37

1.9.4　测试向量（Test Vector）38

1.9.5 自动测试向量产生（Auto Test Pattern Generation,ATPG）38

1.9.6　内存内建自我测试自动化（Built-InSelfTest,BIST）46

1.10　功率消耗（Power Consumption）50

1.10.1 如何利用综合器综合出低功率消耗的电路54

1.10.2　功耗计算56

1.11　本章习题57

第2章 硬件设计语言 （Hardware Description Language）59

2.1 设计层次（Design Hierarchy）59

2.2　模块（Module）60

2.3 端口声明（Port Declarations）62

2.4　参数声明（Parameter Ddeclarations）63

2.5 `include directives63

2.6 变量声明（Variable Declarations）63

2.7 管脚对应规则（Port Mapping Rule）63

2.8 输出输入管脚规则（Port Connecting Rule）65

2.9　测试平台（Test Bench）66

2.10　事件（Event）68

2.11　仿真器（Simulator）71

2.12 执行过程（Executing Procedure）71

2.12.1 initial statement71

2.12.2 always statement73

2.13 波形（Waveform）74

2.14　空白与注释（Space Comments）75

2.15　数字单位（Number of Specification）76

2.16　数值逻辑（Value Logic）77

2.17　数据类型（Data Type）78

2.17.1　接线（Net）78

2.17.2　寄存器（Register）78

2.17.3 整数与实数（Integer Real）79

2.17.4　时间（Time）80

2.17.5　参数（Parameter）81

2.17.6　数组（Array）81

2.17.7　存储器（Memory）82

2.17.8　字符串（String）82

2.18 持续指定（Continuous Assignment）83

2.19　运算符（Operator）83

2.19.1 位运算符（Logical Bit-wise Operator）85

2.19.2　逻辑运算符（Logical Operator）86

2.19.3 等式运算符（Equality Operator）87

2.19.4 关系运算符（Relational Operator）89

2.19.5　移位运算符（Shift Operator）90

2.19.6　缩减运算符（Reduction Operator）96

2.19.7　算术运算符（Arithmetic Operator）97

2.19.8　拼接运算符（Concatenation Operator）100

2.19.9　条件运算符（Conditional Operator）101

2.19.10　运算符的优先级102

2.20　三态缓冲器及双向信号（Tristate Buffer Bidirectional Signals）103

2.21 设计实例104

2.21.1 CASE1：3-8译码器104

2.21.2 CASE2：BCD码／加3码转换器106

2.21.3 CASE3：奇偶校验（Parity Check）108

2.21.4 CASE4：算术逻辑单元（ALU,Arithmetic Logic Unit）110

2.21.5 CASE5：NRZI编码113

2.22　本章习题115

3.1.1 阻隔式赋值（Blocking Assignment）117

第3章 行为建模（Behavioral Modeling）117

3.1 过程赋值（Procedure Assignment）117

3.1.2 非阻隔式赋值（Non-blocking Assignment）119

3.2 时间延迟控制（Timing Delay Control）121

3.3 门延迟（Gate Delay）122

3.4　详细的延迟模型123

3.5　时间刻度（Timescale）126

3.6　条件语句127

3.7 case语句130

3.8 if语句和case语句的比较133

3.9　循环（Loops）134

3.9.1 while循环135

3.9.2 for循环135

3.9.4 forever循环137

3.9.3 repeat循环137

3.10 wait语句138

3.11　循序区块与并行区块139

3.12　任务与函数（Task Function）140

3.12.1　任务（Task）140

3.12.2　函数（Function）143

3.12.3　任务与函数的比较144

3.13　赋值（Assignment）144

3.14 编译指令（Compiler Directive）146

3.15 信号提取（Signal Extraction）147

3.16　随机数产生器（Random Number Generator）148

3.17　文件输出输入（File I/O）149

3.17.1　打开文件（Open File）149

3.17.2　写入文件（Write to.File）150

3.17.3　读取文件（Read from File）151

3.17.4　关闭文件（Close File）152

3.17.5 由文件设定存储器初值152

3.18　仿真控制任务（Simulation Control Task）153

3.19　读入sdf文件154

3.20　generate语句154

3.21　除错实例分析156

3.22 AMBA Master设计实例158

3.22.1　控制信号159

3.22.2　程序代码160

3.22.3　仿真波形168

3.23　本章习题169

第4章 同步设计（Synchronous Design）171

4.1 设计风格的重要性（Importance of Coding Style）171

4.1.1 CASE1：多重驱动（Mutiple driven）171

4.1.2 CASE2：正负沿混合设计（Mixed rising falling edge trigger）172

4.1.3 CASE3：多重时钟驱动173

4.1.4 CASE4：不以if-else作为condition的区分173

4.1.5 CASE5：case语句里遗漏default的描述174

4.1.6 CASE6：混合同步与异步Reset的语句174

4.1.7 CASE7：对组合逻辑Reset175

4.1.8 CASE8：不使用完整的敏感列表（Sensitivity List）175

4.1.9 CASE9：没有初始状态的程序状态机176

4.1.10 CASE10：在模块与模块间使用Bi-drectional Signal178

4.2　资源共享（Resource Sharing）179

4.3 流水线（PipeLine）181

4.4　设计实例184

4.4.1　七段显示器设计实例184

4.4.2　触发器（Flip-Flops）的设计185

4.4.3 时钟信号分频（Clock Divider）的设计186

4.4.4　可以对任何数目分频的分频器187

4.4.5 并行输入／串行输出（Parallel-In/Serial-Out）的移位寄存器191

4.4.6 串行输入／并行输出（Serial-In/Parallel-Out）的移位寄存器192

4.4.7 串行输入／串行输出（Serial-In/Serial-Out）的移位寄存器194

4.4.8　具有向上计数／向下计数（Up-Down Count）功能的计数器195

4.4.9　可以同步加载（Synchronous Load）的向上计数寄存器197

4.4.10 Johnson计数器199

4.4.11 以D触发器（Flip-Flop）实现J-K触发器（Flip-Flop）201

4.4.12 Mealy程序状态机（State Machine）设计202

4.4.13 Moore程序状态机设计——红绿灯控制电路205

4.4.14 同步缓冲器设计（Synchronous FIFO）208

4.4.15　堆栈控制设计（Stack）214

4.5 　本章习题224

第5章 异步设计（Asynchronous Design）225

5.1 同步设计与异步设计 （Synchronous Non-Synchronous design）225

5.2 了解Latch226

5.3 Timing Borrow227

5.4　为什么产生Latch228

5.4.1 CASE1：综合电路产生Latch实例1（嵌套if）228

5.4.2 CASE2：综合电路产生Latch的实例2（嵌套if）229

5.4.3 CASE3：case语句导致Latch的实例230

5.4.4 CASE4：因为敏感列表（Sensitivity List）不全导致Latch的实例231

5.5 以RTL综合Latch-based的存储器232

5.6　跨越时钟域（ClockDomain）的问题235

5.7　亚稳态（Metastable）239

5.8　异步接口设计实例241

5.8.1　设计概念241

5.8.2　程序代码243

5.8.3　仿真波形250

5.9　本章习题252

6.2 Ripple-Carry加法器253

第6章　功能性单元（Functional Unit）253

6.1　概述253

6.3 Carry Look-ahead加法器254

6.4 CSA（Carry Save Adder）加法器256

6.5 CSA累加器（CSA Accumulator）261

6.6 Ripple减法器264

6.7　乘法器（Multiplier）266

6.7.1　移位相加乘法器266

6.7.2 CSD（Canonic Signed Digit）数269

6.7.3 Ripple乘法器273

6.7.4 CSA乘法器277

6.7.5 SRAM乘法器281

6.8 LFSR（Linear Feedback Shift Register）283

6.9 CRC（Cyclic Redundancy Check）288

6.10 4位CRC（Cyclic Redundancy Check）293

6.11　本章习题297

第7章　I2C Slave模型（I2C Slave Modeling）299

7.1　规格说明299

7.1.1　器件连接（Device Connection）300

7.1.2　位传输（Bit Transfer）300

7.1.3　协定的起始与终止（Start/Stop Condition）301

7.1.4　数据传输（Data Transfer）301

7.1.5 时钟信号的同步（Clock Synchronization）302

7.1.6　仲裁（Arbitration）303

7.2　程序设计概念304

7.3　程序代码305

7.4　仿真波形317

第8章　微处理器设计实例（Microprocessor Design）319

8.1 CISC vs.RISC320

8.2　计算机架构简介321

8.3　测试327

8.4　执行结果329

8.5　程序代码329

第9章 JPEG编码硬件加速器 （JPEG Encoder Accelerator）349

9.1 JPEG概述349

9.2 设计描述（Design Description）353

9.2.1 dct_1d模块设计概念354

9.2.2 dctctl模块设计概念357

9.2.3 jpegctl模块设计概念358

9.2.4 smul模块设计概念359

9.2.5 zzscan模块设计概念360

9.2.6 vlcctl模块的设计概念362

9.2.7 packer模块的设计概念363

9.3　程序代码365