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前言1

第1章 PLD概述1

1.1 PLD的历史和现状1

1.2 PLD技术和其它技术的比较2

1.2.1 ASIC和PLD的比较2

1.2.2 微处理器、DSP和PLD的比较3

1.3 PLD的主要厂商4

2.2 MAX7000系列6

2.1 概述6

第2章 Altera公司的PLD概述6

2.2.1 特点7

2.2.2 功能描述7

2.2.3 在线编程(ISP)11

2.2.4 可编程速度／功率控制12

2.2.5 输出配置12

2.2.6 设计加密13

2.2.7 性能一览13

2.3.1 特点14

2.3 FLEX10K系列14

2.3.2 功能描述15

2.4 APEX20K系列25

2.4.1 特点26

2.4.2 功能描述26

2.5 其它27

2.5.1 Altera产品系列一览27

2.5.2 Altera产品命名规则28

3.2 原理图设计方法29

3.1 设计方法概述29

第3章 PLD设计方法概述29

3.3 文本输入方法33

3.3.1 硬件描述语言(HDL)简介33

3.3.2 VHDL和Verilog HDL33

3.3.3 Verilog HDL指南34

3.3.4 Verilog HDL的设计例子37

3.3.5 网表输入39

3.4 HDL的编辑工具40

3.3.6 状态图输入40

第4章 Verilog HDL语法概述43

4.1 Verilog语言要素43

4.1.1 标识符、关键字和系统名称43

4.1.2 注释43

4.1.3 间隔符43

4.1.4 运算符43

4.2 数据类型44

4.1.7 系统任务44

4.1.6 字符串44

4.1.5 数值集合44

4.2.1 常量45

4.2.2 变量47

4.3 运算符和表达式48

4.3.1 算术运算符49

4.3.2 关系运算符50

4.3.3 逻辑运算符50

4.3.6 移位运算符51

4.3.5 一元缩减运算符51

4.3.4 位逻辑运算符51

4.3.7 条件运算符52

4.3.8 拼接运算符52

4.4 赋值语句和块语句52

4.4.1 赋值语句52

4.4.2 块语句54

4.5 控制结构56

4.5.1 选择结构56

4.5.2 重复结构58

4.6 任务和函数结构59

4.7 时序控制60

4.7.1 延迟控制(#)60

4.7.2 事件61

4.7.3 等待语句62

4.7.4 延迟定义块62

第5章 MAX+PLUSII软件入门64

5.1 软件概述64

5.2 MAX+PLUSII的版本和安装65

5.3 设计流程66

5.3.1 设计输入66

5.3.2 设计处理68

5.3.3 设计校验69

5.3.4 器件编程69

5.3.5 在线帮助70

5.3.6 MAX+PLUSII软件的流程70

5.4 逻辑设计的输入方法70

5.4.1 图形设计输入71

5.4.2 文本输入75

5.4.3 层次设计文件76

5.5 设计项目的编译76

5.5.1 打开编译器窗口77

5.5.2 编译器的选项设置77

5.5.3 运行编译器80

5.5.4 在底层图编辑器中观察试配结果80

5.6 仿真81

5.7 定时分析85

5.8 器件编程87

5.9 结论87

第6章 综合工具88

6.1 概述88

6.2 Synplify介绍89

6.2.1 Synplify在设计流程中的位置89

6.2.3 设计例子90

6.2.2 启动Synplify90

6.2.4 快速入门95

6.3 时序分析中的几个基本概念106

6.4 Synplify使用中高级论题112

6.4.1 属性和指示(Attributes and Directives)112

6.4.2 FSM编译器119

6.4.3 使用Altera器件的技巧122

第7章 仿真工具124

7.1 概述124

7.3 编写测试验证程序(Test Bench)125

7.2 Modelsim软件简介125

7.3.1 产生激励126

7.3.2 分析响应130

7.3.3 例6-1的Test Bench132

7.4 仿真流程133

7.4.1 建立工程文件133

7.4.2 仿真流程136

7.5.1 关于建立工程的进一步讨论138

7.5 Modelsim使用中高级论题138

7.5.2 脚本文件139

7.5.3 保存波形文件140

7.5.4 仿真Altera宏函数、LPM142

7.5.5 时序仿真142

第8章 下载／配置方式145

8.1 概述145

8.1.1 配置方式分类145

8.1.2 配置中将用到的引脚145

8.2.1 ByteBlasterMV的连接及原理147

8.2 并口配置方式147

8.1.3 配置文件147

8.2.2 PS模式149

8.2.3 JTAG模式151

8.3 主动串行配置153

8.4 微处理器配置155

8.4.1 PS方式155

8.4.2 被动并行同步(PPS)配置方式155

8.4.3 被动并行异步(PPA)配置方式156

8.5 CPLD配置158

第9章 设计实例165

9.1 UART简介165

9.2 信号接口166

9.2.1 接收信号166

9.2.2 发送信号166

9.3 接收逻辑设计166

9.4 发送逻辑设计172

9.5 发送和接收联合仿真177

第10章 未来的趋势180