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第一部分Verilog HDL基础知识2

第1章 概述2

1.1 EDA技术简介2

1.1.1 EDA技术的发展2

1.1.2 EDA与传统电子设计方法的比较5

1.1.3 EDA的开发过程7

1.2可编程器件8

1.2.1可编程逻辑器件概述8

1.2.2 PLD的发展历史9

1.2.3可编程逻辑器件的分类10

1.2.4 CPLD的结构与工作原理12

1.2.5 FPGA的结构与工作原理13

1.2.6 CPLD和FPGA的编程与配置17

1.3 Verilog HDL简介20

1.3.1 Verilog HDL的发展历史20

1.3.2 Verilog HDL和VHDL的比较21

第2章Verilog HDL基础22

2.1 Verilog HDL的特点22

2.2程序设计流程23

2.3程序的基本结构23

2.3.1模块的概念23

2.3.2模块的调用26

2.3.3模块的测试27

2.4语法基础28

2.4.1程序基本格式28

2.4.2注释语句29

2.4.3标识符和关键字29

2.4.4参数声明30

第3章 数据类型和表达式31

3.1数据类型31

3.1.1常量31

3.1.2变量33

3.2操作符和表达式36

3.2.1操作符36

3.2.2操作数43

3.2.3表达式46

第4章 行为级建模方法47

4.1行为级建模程序结构47

4.2过程结构语句48

4.2.1 initial语句48

4.2.2 always语句49

4.3语句块51

4.3.1顺序语句块51

4.3.2并行语句块51

4.3.3顺序语句块和并行语句块的混合使用52

4.4时序控制53

4.4.1延时控制53

4.4.2电平敏感事件触发54

4.4.3边沿敏感事件触发55

4.5赋值语句56

4.5.1连续赋值语句57

4.5.2阻塞赋值语句58

4.5.3非阻塞赋值语句59

4.6分支语句59

4.6.1 if-else语句59

4.6.2 case语句61

4.7循环语句62

4.7.1 forever循环语句62

4.7.2 repeat循环语句63

4.7.3 while循环语句64

4.7.4 for循环语句64

第5章 结构级建模方法66

5.1 Verilog HDL内置基元66

5.1.1基本门67

5.1.2上拉、下拉电阻71

5.1.3 MOS开关71

5.1.4双向开关73

5.1.5门级建模举例74

5.2用户定义原语（UDP）75

5.2.1 UDP的定义76

5.2.2组合电路UDP76

5.2.3时序电路UDP78

5.3模块的调用80

5.3.1端口的关联方式81

5.3.2端口悬空的处理82

5.3.3端口宽度匹配问题82

5.3.4被调用模块参数值的更改83

5.3.5结构建模实例84

5.4行为描述和结构描述的混合使用87

第6章 任务、函数及其他88

6.1任务88

6.1.1任务的定义88

6.1.2任务的调用89

6.2函数90

6.2.1函数的定义91

6.2.2函数的调用91

6.3预处理指令92

6.4系统任务和函数96

6.4.1显示任务97

6.4.2文件输入/输出任务99

6.4.3时间标度任务101

6.4.4仿真控制任务101

6.4.5时序验证任务102

6.4.6仿真时间函数102

6.4.7实数变换函数103

6.4.8随机函数103

第二部分 基础单元电路设计实例106

第7章 门电路设计与实现106

7.1基本门电路106

7.2组合门电路108

7.3三态门电路111

7.4双向总线缓冲器112

第8章 常用组合逻辑电路设计114

8.1编码器114

8.2译码器117

8.2.1二进制译码器117

8.2.2十进制译码器119

8.2.3七段译码器120

8.3数据选择器和数据分配器122

8.3.1数据选择器122

8.3.2数据分配器124

8.4数据比较器125

8.5奇偶产生/校验器126

第9章 常用时序逻辑电路设计131

9.1触发器131

9.1.1 R-S触发器131

9.1.2 D触发器132

9.1.3 JK触发器135

9.1.4 T触发器136

9.2计数器137

9.2.1常用的二进制计数器137

9.2.2加减控制计数器142

9.2.3特殊功能计数器144

9.3寄存器146

9.3.1基本寄存器146

9.3.2移位寄存器149

9.4分频器152

9.4.1偶数分频器152

9.4.2奇数分频器156

9.4.3任意整数分频器158

第三部分 数字系统设计实例162

第10章 综合应用实例162

10.1交通灯控制系统162

10.1.1交通灯控制系统的设计思路162

10.1.2一个路口控制模块的代码163

10.1.3双向路口控制模块的代码167

10.2多功能数字钟169

10.2.1时钟调校及计时模块169

10.2.2整数分频模块172

10.2.3时钟信号选择模块174

10.2.4七段显示模块174

10.2.5顶层模块的实现176

10.3乐曲播放器179

10.3.1时钟信号发生器模块180

10.3.2音频产生器模块181

10.3.3乐曲存储模块184

10.3.4乐曲控制模块190

10.3.5乐曲播放器顶层模块193

10.4 VGA控制器194

10.4.1 VGA显示原理194

10.4.2 VGA控制信号发生器197

10.4.3像素点RGB数据输出模块210

10.4.4顶层模块的设计与实现211

10.4.5 RGB模拟信号的产生213

第11章模型机设计214

11.1模型机概述214

11.2 RISC CPU简介214

11.2.1 RISC CPU的基本特征214

11.2.2 RISC CPU的基本构成215

11.3 RISC CPU指令系统设计216

11.4 RISC CPU的数据通路图219

11.5指令流程设计221

11.6 CPU内部各功能模块的设计与实现223

11.6.1时钟发生器223

11.6.2程序计数器225

11.6.3指令寄存器227

11.6.4地址寄存器229

11.6.5数据寄存器230

11.6.6寄存器组233

11.6.7堆栈指针寄存器235

11.6.8控制器236

11.6.9算术逻辑运算单元250

11.6.10标志寄存器255

11.7 RISC CPU设计256

11.8模型机的组成259

11.8.1总线控制260

11.8.2 ROM260

11.8.3 RAM261

11.8.4模型机的构成262

11.8.5模型机的样例程序264

第四部分Quartus Ⅱ和Verilog仿真270

第12章Quartus Ⅱ功能及应用270

12.1 Quartus Ⅱ软件简介及特点270

12.2 Quartus Ⅱ软件开发流程270

12.2.1设计输入271

12.2.2综合272

12.2.3布局布线272

12.2.4仿真272

12.2.5编译和配置273

12.2.6调试273

12.2.7系统级设计274

12.3 Quartus Ⅱ软件的使用274

12.3.1创建Quartus Ⅱ工程274

12.3.2设计输入278

12.3.3工程配置及时序约束281

12.3.4编译287

12.3.5功能仿真288

12.3.6时序仿真292

12.3.7器件编程和配置293

12.4 LPM宏功能模块与IP核的应用295

12.4.1宏功能模块概述295

12.4.2宏功能模块的应用296

12.4.3 IP核的应用300

12.5 SignalTap Ⅱ嵌入式逻辑分析仪的使用304

12.5.1正弦信号发生器的设计304

12.5.2 SignalTap Ⅱ的使用实例308

12.5.3 SignalTap Ⅱ的高级触发313

第13章ModelSim仿真工具316

13.1 ModelSim概述316

13.1.1 ModelSim的运行模式316

13.1.2 ModelSim的仿真流程317

13.2设计输入317

13.2.1创建工程318

13.2.2向工程中添加文件319

13.2.3建立库321

13.3设计Testbench323

13.3.1 Testbench的基本结构323

13.3.2时钟信号的产生324

13.3.3复位信号的产生325

13.3.4 Testbench设计实例326

13.4设计验证与仿真328

13.4.1仿真的概念328

13.4.2 ModelSim功能仿真329

13.4.3 ModelSim时序仿真335

13.4.4 ModelSim仿真效率339

13.5 ModelSim的调试340

13.5.1断点设置340

13.5.2单步执行341

13.5.3波形查看341

13.6相关文件介绍342

13.6.1 WLF文件342

13.6.2 DO文件343

13.6.3 modelsim.ini文件343

参考文献344