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第1章 SOPC及常用软核处理器概述1

1.1 从SoC到SOPC1

1.2 常用软核处理器概述2

1.2.1 LEON系列2

1.2.2 Altera公司的NiosII3

1.2.3 OpenCores组织的OpenRisc系列4

第2章 OR1200软核的配置6

2.1 OR1200软核的架构6

2.2 OR1200软核的组成7

2.3 OR1200软核的配置10

第3章 Wishbone片上总线15

3.1 Wishbone总线概述15

3.2 Wishbone总线信号和时序17

3.2.1 Wishbone总线信号17

3.2.2 Wishbone总线循环20

3.2.3 Wishbone互连接口、结构及工作原理28

3.2.4 Wishbone主设备和从设备模型30

第4章 软件开发工具的安装和使用31

4.1 GNU交叉编译环境的组成和建立31

4.1.1 交叉编译31

4.1.2 binutils31

4.1.3 GCC32

4.1.4 GDB33

4.1.5 链接描述文件35

4.2 make和Makefile的使用37

4.2.1 Makefile的基本结构37

4.2.2 Makefile的变量38

4.2.3 隐含规则39

4.2.4 make的命令行选项40

4.3 加深对Makefile的理解41

4.3.1 汇编语言41

4.3.2 C语言43

4.4 OR1k系列CPU的体系结构模拟器or1ksim46

第5章 片内存储器和I/O控制器的设计47

5.1 FPGA内部的RAM块资源47

5.1.1 RAM块的使用47

5.1.2 CycloneII的RAM块48

5.1.3 单口RAM块的描述方法49

5.1.4 简单双口RAM块的描述方法51

5.1.5 单口ROM块的描述方法53

5.2 I/O控制器的结构和功能55

5.2.1 通用I/O控制器55

5.2.2 最简I/O控制器56

5.3 ORP概念及其定义57

5.4 设计与Wishbone兼容的RAM和ROM模块58

5.4.1 RAM模块58

5.4.2 ROM模块61

5.5 最简I/O控制器及综合结果分析62

5.5.1 最简I/O控制器62

5.5.2 综合结果分析63

5.6 最小系统的建立、编译和仿真65

5.6.1 最小系统的建立65

5.6.2 编写程序66

5.6.3 仿真66

第6章 Debug接口的实现69

6.1 JTAG原理和标准69

6.1.1 JTAG简介69

6.1.2 基本单元69

6.1.3 总体结构70

6.1.4 TAP状态机72

6.1.5 应用73

6.2 调试模块的结构及其与OR1200的连接方法73

6.2.1 DBGI简介73

6.2.2 DBGI结构74

6.2.3 I/O端口76

6.2.4 内部寄存器77

6.2.5 链结构77

6.2.6 未来发展78

6.3 DBGI的集成和板级功能仿真80

6.3.1 DBGI的集成80

6.3.2 板级功能仿真81

6.4 GDB、JTAG、GDBServer、orlksim的工作原理83

6.4.1 GDB83

6.4.2 GDB和JTAG Server84

6.4.3 GDB和GDBServer85

6.4.4 GDB和orlksim86

6.4.5 JTAG协议86

6.5 使用GDB和JTAG Server进行Debug接口的调试92

6.6 使用DDD进行可视化调试93

第7章 UART16550内核的结构和使用95

7.1 UART的概念、功能和发展95

7.2 UART的通信模式、数据格式和流控制96

7.2.1 通信模式96

7.2.2 数据格式97

7.2.3 流控制97

7.3 工业标准UART 1655099

7.3.1 特性99

7.3.2 接口和结构99

7.3.3 寄存器101

7.4 兼容16550的UART IP Core105

7.5 OR1200的异常和外部中断处理106

7.6 集成带有UART的系统109

7.6.1 集成109

7.6.2 编程109

7.7 仿真带有UART的系统111

7.8 验证带有UART的系统113

第8章 SDRAM的时序和控制器114

8.1 SRAM与DRAM114

8.1.1 SRAM114

8.1.2 IS61LV25616115

8.1.3 DRAM116

8.1.4 SRAM和DRAM比较117

8.2 SDRAM的内部结构和控制时序117

8.2.1 结构117

8.2.2 命令和初始化121

8.2.3 模式寄存器122

8.2.4 Bank行激活124

8.2.5 读／写时序125

8.2.6 自动刷新128

8.3 SDRAM控制器wb_sdram129

8.4 集成和仿真存储系统130

8.4.1 存储器模型130

8.4.2 system_sdram.v131

8.4.3 ar2000_sdram.v132

8.4.4 ar2000_sdram_bench.v133

8.4.5 结构135

8.4.6 仿真135

8.5 验证存储系统137

第9章 外部异步总线控制器的设计140

9.1 异步总线控制器的结构和功能140

9.1.1 异步总线的组成140

9.1.2 异步总线的读／写时序140

9.2 编写异步总线控制器142

9.2.1 编写代码142

9.2.2 I/O端口144

9.3 异步总线控制器的仿真145

9.4 集成和仿真存储系统148

9.4.1 存储器模型148

9.4.2 system_eabus.v148

9.4.3 ar2000_eabus.v149

9.4.4 ar2000_eabus_bench.v150

9.4.5 结构153

9.4.6 编程154

9.4.7 仿真154

第10章 ORPMon的功能和实现156

10.1 C语言函数接口156

10.1.1 寄存器使用156

10.1.2 堆栈帧157

10.1.3 参数传递和返回值158

10.2 ORPMon的基本功能及其实现方法158

10.2.1 ORPMon158

10.2.2 ORPMon基本工作原理159

10.2.3 特殊功能寄存器操作161

10.3 ORPMon的移植162

10.3.1 源代码162

10.3.2 链接文件167

10.4 ORPMon的仿真171

10.5 ORPMon的运行172

10.6 使用Flash运行ORPMon174

第11章 以太网控制器的结构和Linux驱动11.1 以太网的CSMA/CD原理和MII接口175

11.1.1 CSMA/CD175

11.1.2 MII接口175

11.1.3 CSMA/CD的帧接收和发送过程177

11.2 OpenCores的以太网控制器179

11.2.1 以太网控制器简介179

11.2.2 以太网控制器的接口180

11.2.3 以太网控制器的寄存器181

11.2.4 缓冲描述符189

11.3 以太网控制器的内部结构191

11.3.1 控制器总体结构191

11.3.2 MII管理模块191

11.3.3 接收模块192

11.3.4 发送模块194

11.3.5 控制模块196

11.3.6 状态模块196

11.3.7 寄存器模块197

11.3.8 Wishbone接口模块198

11.4 嵌入式Linux简介199

11.5 对Linux进行配置、修改、编译、下载和运行200

11.6 使用ORPMon启动Linux205

11.6.1 设计可以启动Linux的ORPMon205

11.6.2 固化Linux206

11.7 集成以太网控制器206

11.7.1 system_eth.v207

11.7.2 ar2000_eth.v208

11.7.3 验证以太网控制器210

第12章 LCD控制器的使用213

12.1 OpenCores的VGA/LCD控制器213

12.2 VGA/LCD控制器的接口与寄存器215

12.2.1 VGA/LCD控制器的接口215

12.2.2 VGA/LCD控制器的寄存器217

12.3 VGA/LCD控制器的使用方法222

12.3.1 视频时序222

12.3.2 像素色彩223

12.3.3 带宽需求224

12.4 集成和仿真VGA/LCD控制器225

12.5 验证VGA/LCD控制器230

第13章 SBSRAM的时序和控制器设计231

13.1 SBSRAM控制器的结构和功能231

13.1.1 SBSRAM的概念231

13.1.2 SBSRAM控制器的读／写操作和时序231

13.2 编写SBSRAM控制器234

13.3 SBSRAM控制器的仿真237

13.4 集成SSRAM控制器240

13.4.1 system_ssram.v240

13.4.2 ar2000_ssram.v242

13.5 验证SSRAM控制器243

附录 UP-SOPC2000教学科研平台244

参考文献247